高职扩招背景下食品化学混合式教学设计的重构与实践*

在全国高职院校扩大招生背景下,高职院校的扩招生表现出与统招生不同的学习特点和学习基础,根据扩招生的学情特点和课程标准,对已有混合式教学模式的食品化学课程,从课时设置、课前、课中、课后等几个方面重新进行教学设计和实施。利用线上学习成绩、线下课堂成绩、期末成绩等多维度评价理论课学习效果。结合调查问卷分析学生对混合式教学的评价,表明扩招生的学习自律性和主动性有明显提高,考试不及格率下降,学生对混合式教学的认同度也较高。通过教学重构力图达到教学形式灵活多样,培养标准不降低的目的,并培养学生良好的学习习惯,树立学好课程的信心。     

A 2.5-Gb/s fully-integrated,low-power clock and recovery circuit in 0.18-μm CMOS

Based on the devised system-level design methodology,a 2.5-Gb/s monolithic bang-bang phase-locked clock and data recovery(CDR) circuit has been designed and fabricated in SMIC's 0.18-μm CMOS technology.The Pottb(a|¨)cker phase frequency detector and a differential 4-stage inductorless ring VCO are adopted,where an additional current source is added to the VCO cell to improve the linearity of the VCO characteristic.The CDR has an active area of 340×440μm~2,and consumes a power of only about 60 mW from a 1...     

A 20-Gb/s 1 ： 2 demultiplexer in 0.18-μm CMOS

A 1 ： 2 demultiplexer （DEMUX） has been designed and fabricated in SMIC＇s standard 0.18-μm CMOS technology, based on standard CML logic and current-density-centric design philosophy. For the integrity of the DEMUX and the reliability of the internal operations, a data input buffer and a static latch were adopted. At the same time, the static latch enables the IC to work in a broader data rate range than the dynamic latch. Measurement results show that under a 1.8-V supply voltage, the DEMUX can operate reliably at any data rate in the range of 5-20 Gb/s. The chip size is 875×640μm^2 and the power consumption is 144 mW, in which the core circuit has a share of less than 28%.     

5-Gb/s 0.18-μm CMOS集成时钟提取功能的2:1复接器设计

摘要：采用SMIC 0.18um CMOS工艺设计并实现了一个5-Gb/s在片集成时钟提取功能的2:1复接器,且该时钟提取子电路具有自动相位对准功能.芯片面积为670um*780um.在1.8V电压下,总功耗为112 mW, 输入灵敏度在50 mV以下, 输出单端摆幅大于300 mV. 测试结果表明,该复接器能够在不需要任何外接元件、参考时钟或外部相位调整下可靠地工作在1.8 Gb/s至2.6 Gb/s之间的任何输入数据速率. 该芯片可被用在并行光互连系统中.     

高速时钟与数据恢复电路技术研究

本文根据数据恢复时,本地时钟与输入数据之间的相位关系及其实现方式的不同,将高速时钟与数据恢复(CDR,Clock and Data Recovery)电路技术分为三类,也即前馈相位跟踪型,反馈相位跟踪型,以及盲过采样型。进而又分别对每一类型进行了细分并分别进行了深入的剖析和比较。最后又给出了不同应用环境下,CDR技术的选择策略,并指出了CDR技术的发展趋势。本文通过对高速CDR技术详尽而又深刻的分析比较,勾勒出了一个高速CDR技术的关系及发展演化图,使读者能够对现存的高速CDR技术及其发展趋势有一个前面而又清晰的认识。     

20 Gb/s 0.18 µm CMOS 1:2 分接器设计

基于CML逻辑及以电流密度为中心的设计方法,采用SMIC 0.18um CMOS工艺设计并实现了一个20Gb/s 1:2分接器. 为了电路的完整性及内部操作的可靠性,对速度具有一定制约作用的数据输入缓冲器及静态的锁存器被相应地采用. 同时,由于采用了静态的锁存器,该分接器能工作于很宽的数据速率. 测试结果表明,在1.8V电压下,本电路能可靠地工作在上至20Gb/s、下至5Gb/s（甚至更低）的输入数据速率.芯片面积为875um*640um. 功耗为144mW, 其中核心电路仅占28%左右.     

具有时钟提取及倍频功能的 5Gb/s全速率复接器设计

采用SMIC 0．18μm CMOS工艺设计了一个具有时钟提取及倍频功能的5Gb／s全速率2：1复接电路。整个电路由两部分构成,即：全速率2：1复接器和时钟提取及倍频环路。其中,后者从一路2．5Gb／S输入数据中提取出时钟信号,并为前者提供所需的2．5GHz及5GHz的时钟。Pottbgcker鉴频鉴相器被运用以提高环路的捕获带宽。设计广泛采用了具有速度高和抗干扰能力强等诸多优点的电流模逻辑。仿真结果表明,本电路无需任何参考时钟,无需外接元件及手动相位调整或辅助捕获,就能可靠地工作在2．4～2．9Gb／s的输入数据速率上。芯片面积为812μm×675μm。电源电压1．8V时,功耗为162mW。     

2.5-Gb/s 0.18-μm CMOS全集成，低功耗时钟数据恢复电路

采用SMIC 0.18-μm CMOS 工艺设计并实现了一款基于锁相原理的单片Bang-Bang时钟恢复电路。从系统级及电路级详细论述了本电路的设计方法。本电路的有效面积为340×440 μm2。在1.8V电压下的功耗仅仅为60mW,输入灵敏度不到25mV,输出单端摆幅超过300mV。它具有800MHz的牵引带宽,相位噪声为 -111.54 dBc/Hz @10 kHz。本电路可以可靠地工作在1.8 Gb/s 到2.6 Gb/s之间的任意数据输入速率,而不需要任何参考时钟,外部调谐或外接元件。     

应用于波束域的改进TOFS算法

频域子空间正交性测试（TOFS）算法是一种较新的宽带信号高分辨到达角估计方法。该方法通过角度和频率构造向量,判断该向量和各个不同频点上的噪声子空间的正交性程度来进行角度估计,摆脱了预估角度的束缚,从而避开了构造聚焦矩阵的处理过程,但是该方法不具备处理相干信号的能力。针对此问题,将矩阵共轭重构算法与 TOFS 算法相结合,提出了一种改进的 TOFS 算法。改进后的算法能很好地估计出相干信号的方位,并且提高了算法精度。阵元数对算法的运算量影响较大,随着阵元数的增多,算法的运算量会急剧增大。将改进后的 TOFS 算法应用于波束域中,运算量大大降低,并且没有影响其在阵元空间中的性能。仿真实验结果证明了该改进算法的估计性能优于原算法。     

一种应用于波束空间的改进TCT算法

双边相关变换（TCT）算法利用各频率点无噪声数据之间的关系构造聚焦矩阵。为了降低其计算复杂度和分辨门限,针对聚焦矩阵的构造方法,提出了一种改进算法。改进后的算法一定程度上降低了运算量,提高了算法的分辨能力和在低信噪比下的估计精度,然后将此算法从阵元空间变换到波束空间中,降低了运算维度,且没有影响原方法的估计精度。最后通过仿真结果证明了文中算法的有效性,并分析了该改进算法性能与信号入射角度、带宽之间的关系。