用户可重构系统芯片-U-SoC

随着深亚微米技术(DSM)的不断发展,完全专用的系统芯片(SoC)已经面临新的问题和挑战.本文在研究硅技术发展趋势、硅产品特征循环规律以及硅产业结构演变规律的基础上,提出了一种具有一定"通用"性的用户可重构系统芯片(UserreconfigurableSoC,简称U-SoC),它通过用户重构功能降低新产品的开发成本,缩短上市周期,提高设计效率,从而增强了SoC的适应性和灵活性.研究U-SoC设计方法,对于加速我国微电子产业的发展进程,实现跨越式发展有重要作用.     

混合基可重构FFT处理器的设计与实现

本文提出了一种新型混合基可重构FFT处理器,由支持基-2/3FFT的新型可重构蝶形单元和多路并行无冲突的存储器组成,实现了FFT过程中多路数据并行性和操作的连续性.本设计在TSMC28nm工艺下的最高频率为1.06GHz,同时在Xilinx的XC7V2000T FPGA芯片上搭建了混合基FFT处理器硬件测试系统.对混合基FFT处理器的FPGA硬件测试结果表明,本设计支持基-2、基-3和基-2/3混合模式FFT变换,且执行速度达到给定蝶乘器数量下的理论周期值,对单精度浮点数,混合基FFT处理器可提供10-5的结果精度.     

可重构技术在后SoC时代的应用——U—SoC

随着深亚微米(DSM)设计技术的发展和芯片设计复杂度的上升，完全专用的SoC系统面临新的问题和挑战，专家预测具有一定“通用”性质的系统芯片是后SoC时代的特征。本文在跟踪国际可重构技术的基础上，研究一种符合我国IC设计现状的用户可重构系统芯片，提出器件设计与应用设计分离的“片上创新应用”(Desipless)概念，并从硅技术发展规律的角度论述用户可重构系统芯片对硅产业结构下一轮分工的影响。     

基于包交换技术的可重构片上网络混合路由器设计

在非密集计算任务下,分布式路由片上网络表现出良好的性能.然而当片上网络布局密度接近1时,受算法制约,高链路拥塞率会严重降低分布式路由网络执行大批量数据传输任务的性能.考虑到片上网络需传输数据的密集/非密集特征,由此设计集成有可定向传输事务的混合式路由,通过配置路由节点分配两种路由策略的权限,在片上网络中构建点对点高权限专用数据链路,避免分布式路由自寻链路带来网络长时拥塞、事务处理迟延问题,保证事务并行度,提高网络节点挂载计算核布局的容忍度.同时论文在8×8Mesh结构下对集成有混合路由网络性能进行了测试,结果表明采用混合路由有效提高了传输带宽和链路成功率等网络性能指标.     

基于H.264快速半像素插值算法的VLSI实现

提出一种快速半像素插值算法的VLSI硬件结构,该结构充分利用中间数据,有效地降低了分像素运动估计的计算量。采用Altera FPGA开发平台进行验证,系统可稳定地工作在135 MHz时钟频率下,并实时编解码1080P@25fps高清视频,满足系统的实时性要求。     

基于FPGA的2底指数函数算法优化与实现

针对指数函数的常见硬件实现方法中存在的计算范围小、误差较大等问题,文中提出一种改进的多项式和查找表相结合的2底指数函数y=2^x的浮点硬件实现方法。优化算法采用区间划分的预处理方法将输入x压缩至(-1/512,1/512)后进行指数函数的泰勒级数展开,确保双精度浮点数格式下泰勒级数展开至x⁴项时精度达到10^-16,并通过优化中间数据存储策略,减少存储资源消耗。使用Verilog HDL在Xilinx公司的XC7K325T FPGA(Field Programmable Gate Array)上完成优化算法的硬件设计实现与性能测试。结果表明,在双精度浮点数所能表示的值域范围内,文中所设计的电路能够以较少的存储开销支持全定义域指数函数计算,计算精度不低于10^-16。     

一种多核系统改进型列表调度算法

在任务调度领域,基于列表的任务调度算法被广泛应用。经典列表调度算法在节点排序阶段会对权值一致的任务节点进行随机排序,但这种节点排序方式过于粗糙,难以取得较好效果。针对这一缺陷,文中提出了一种改进型列表调度算法,通过特殊列表片段将权值一致的任务整合到一起,并对特殊列表片段的调度解空间进行遍历,以迭代产生更优的调度列表获得更好的调度效果。随机DAG图测试结果表明,提出的算法调度效果优异,算法平均增强比最高可达15.3%,不仅适用于多种任务图规模,且在CCR和平均出入度较高的情况下有更好的调度性能。     

DReAC:一种新型动态可重构协处理器

本文提出了一种应用于数据并行和高密度计算任务的新型动态可重构协处理器——DReAC.DReAC可以独立地以并行或流水工作模式重构协处理器内部数据路径,完成主处理器分配的任务.DReAC由全局控制器、计算阵列和阵列数据缓冲区三部分组成.文中简要介绍了DReAC系统模型,并使用该模型模拟了部份典型算法在DReAC中的实现.仿真结果表明,在典型的多媒体和信号处理应用中,DReAC能够达到通用处理器的10倍以上的速度,甚至在某些应用中远优于其他可重构处理器的性能.     

基于改进QR算法的矩阵分解器设计

矩阵分解是矩阵求逆中重要的运算之一,被广泛运用在神经网络、数字信号处理、无线通信技术等领域中。针对传统的分解算法运算不利于硬件实现的缺陷,文中在一种列向量优化QR分解算法的基础上,提出了一种一维线性矩阵分解结构,并完成了其ASIC设计。该分解器支持2～32阶矩阵分解运算,在TSMC 28 nm工艺下工作主频为700 MHz。仿真和FPGA测试结果表明,该分解器与MATLAB运算结果的相对误差小于10^-12。在执行12阶级以上规模矩阵分解时,该分解器的运算周期相比传统一维线性结构具有2.3倍的加速比。在执行32阶矩阵分解时,该分解器的运算周期相比于NIVIDA RTX2070具有22.8倍的加速比。     

用户可重构系统芯片-U-SoC

随着深亚微米技术(DSM)的不断发展,完全专用的系统芯片(SoC)已经面临新的问题和挑战.本文在研究硅技术发展趋势、硅产品特征循环规律以及硅产业结构演变规律的基础上,提出了一种具有一定“通用“性的用户可重构系统芯片(UserreconfigurableSoC,简称U-SoC),它通过用户重构功能降低新产品的开发成本,缩短上市周期,提高设计效率,从而增强了SoC的适应性和灵活性.研究U-SoC设计方法,对于加速我国微电子产业的发展进程,实现跨越式发展有重要作用.