排序方式: 共有10条查询结果,搜索用时 15 毫秒
1
1.
深亚微米VLSI电路中互连线的几何优化设计 总被引:2,自引:0,他引:2
基于三维 L aplace方程的 Silvaco Interconnect3D模拟程序数值解 ,对互连寄生电容进行了计算 ,其结果用于 0 .2 5μm CMOS技术互连延迟及串扰的 SPICE模拟中。模拟结果表明 ,基于W/ P=0 .3~ 0 .4的布线准则可以获得最优的互连延迟与串扰 (Crosstalk)特性 ,通过优化互连线及驱动管的几何尺寸可以显著地减小互连线的延迟及串扰噪声。 相似文献
2.
提出了一个用于SPICE模拟高频互连 应的PCL互连电路模型,该模型考虑了频率对互连电感、电阻的影响,适用于从芯片间互连到芯片内互连高频效应的分析。基于所提出的互连模型,对频率达1000MHz时芯片内长互连线的延迟、串扰、过冲等互连寄生效应进行了分析,并指出了抑制互连效应的技术途径。 相似文献
3.
基于速度饱和的CMOS倒相器延迟模型 总被引:1,自引:1,他引:0
提出了一个新的小尺寸CMOS倒相器延迟模型,它考虑了速度饱和效应以及非阶梯的输入信号对延迟的影响并给出了倒相器快输入响应与慢输入响应的判据,模型计算结果与SPICEBSIM1模型的模拟结果吻合得很好. 相似文献
4.
介绍了ANSYS程序在VLSI互连几何最佳化设计中的初步应用,应用表明:ANSYS的模拟精度高,图形显示功能强,应用ANSYS自动寻优功能使延迟最佳化几何参数的寻找较为迅速和直观。 相似文献
5.
用数值计算方法详细地模拟了VLSI电路中金属互连线的延迟及串扰.模拟结果表明:互连线宽W同互连线节距P之比W/P=0.5~0.6是获得最小时间延迟并满足串扰限制的最佳尺寸,模拟还给出了用铜代替铝金属线及用low-k电介质(εlow-k=0.5εSiO2)代替SiO2后,延迟及串扰的改善程度. 相似文献
6.
本文研究一种“反程序”辐射加固工艺,将所有的高温处理过程放在栅氧化之前,并使栅氧化后续工艺低温化,在此基础上,采用“反程序”辐射加固工艺研制出的IGBT加固器件,其抗总剂量辐射性能远远优于采用常规工艺制造出的IGBT器件。对于栅氧化层厚度为70nm的加固器件,在VGS=十10V(直流和脉冲)、VGS=OV等不同栅偏量下,辐射剂量达到IX10~3(Gy(St))时,阈值电压的漂移量小于一1.OV,跨导变化小于10%。采用此工艺,预计抗总剂量辐射能力可达到10~4Gy(Si)以上。 相似文献
7.
8.
提出了一个新的小尺寸CMOS倒相器延迟模型,它考虑了速度饱和效应以及非阶梯的输入信号对延迟的影响并给出了倒相器快输入响应与慢输入响应的判据,模型计算结果与SPICEBSIM1模型的模拟结果吻合得很好. 相似文献
9.
10.
VLSI电路中互连线特性研究及其数值模拟 总被引:1,自引:0,他引:1
用数值计算方法详细模拟了室温及低温(77K)下VLSI电路中金属互连线的寄生电容和时间延迟,得到了金属互连线的几何结构对寄生效应的影响。结果表明,互连线宽W同互连线节距P之经为0.5~0.6是获得最小时间延迟的最佳尺寸。模拟还给出了用铜代替铝金属线及用低介电常数电介质(εlow.k=0.5ESiO2)代替SiO2后,在室温和低温条件下寄生电容及延迟的改善情况。 相似文献
1