串扰约束下超深亚微米顶层互连线性能的优化设计

优化顶层互连线性能已成为超深亚微米片上系统(SOC)设计的关键.本文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法.该方法由基于分布RLC连线模型的延迟串扰解析公式所推得.通过HSPICE仿真验证,对当前主流工艺(90nm),此优化方法可令与芯片边长等长的顶层互连线(23.9mm)的延时减小到182ps,数据总线带宽达到1.43 GHz/ μ m,近邻连线峰值串扰电压控制在0.096V_dd左右.通过由本方法所确定的各工艺节点下的截面参数和性能指标,可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势.     

异步组合电路网表优化的研究

根据异步组合电路的特点，本章在传统的工艺映射算法的分解和覆盖两个步骤之间引进了新的一步-“延时再优化”，采用NAND3-Rotation的方法实现，对分解后网表的平均延时进行优化.在标准测试电路上的测试结果表明引进延时再优化能给异步电路的平均延时带来6～25%的改进。     

基于PNN的算法改进及解码器硬件实现

本文针对传统Pairwise Nearest Neighbor算法编码速度慢的局限性,结合实际应用,在编码时采用了Local VQ、Table概念,并且对于含有Alpha值的图象矢量采用Alpha和Red-Green-Blue独立编码,并且用硬件实现其解码器。根据实验结果,改进的PNN算法显著缩短了编码时间,仿真结果证明其对应的嵌入式解码器完全正确。