面向对称密码领域的可重构阵列设计

通过研究密码系统的特点,提出一种面向对称密码领域的可重构阵列结构.该阵列普遍适用于分组密码和流密码系统,灵活性高.通过配置信息的更新,可以快速动态切换加密功能,切换时间小于20 ns.该结构包含几个16×16的比特阵列和8×8的字节阵列,AES算法实现分组密码的加密速率为640 Mb/s～2.56 Gb/s,DES算法为1.6 Gb/s～3.2 Gb/s,SMS4算法为318 Mb/s～1.6 Gb/s,流密码Geffe的加密速率为400 Mb/s.与文献[1]～[3]相比,SMS4算法的性能有接近2倍的提升.     

新型智能存储SoC中NAND Flash控制器的软/硬件设计

介绍了新一代智能存储片上系统SSC,详细讨论了SSC中NAND Flash子系统的软/硬件设计;采用基于模板的划分方法,实现NAND读写控制器的软/硬件划分.SSC已生产并通过工业测试.结果表明,采用软/硬件划分的方法,NAND控制器的面积比纯硬件的实现方法减小58%,性能仅下降16%;比单纯ARM软件实现,速度平均提高20倍,同时具有软件的高灵活性.     

JPEG2000率失真斜率计算的浮点操作及其VLSI结构研究

在采用JPEG2000算法的图像压缩芯片结构研究中，我们发现编码(EBCOT)部分的计算结构是相当复杂的。其中率失真计算结构是否合理，直接关系到编码算法的效率。本文着重阐述了完成率失真浮点计算所必需的硬件结构；提出了新型的专用于率失真计算的除法算法及其结构；在保证计算精度和速度的前提下，最大限度地降低了计算结构的复杂度。本论文提出的计算结构已通过RTL级源代码和综合布线后门级仿真，并经过Xilinx FPGA测试线路板上运行验证。为确保JEPG2000图像编码芯片的最终成功流片解决了一个关键问题。     

JPEG2000小波变换器的VLSI结构设计

新一代静止图像压缩标准JPEG2000将离散小波变换(DWT)作为其核心变换技术,并推荐采用推举体制(lifting)快速算法来实现.空间组合推举体制算法(SCLA)大大降低了lifting的运算量.当选用9/7小波滤波器时,SCLA的乘法运算量只有lifting的7/12.本文提出了一种实现SCLA算法的VLSI结构,降低了基于lifting实现的运算量, 加快了变换的速度,减小了电路的规模.本文的二维正反小波变换器已经作为单独的IP核应用于我们目前正在开发的JPEG2000图像编解码芯片中.     

一种CABAC解码引擎的芯片实现

CABAC(Context-based Adaptive Binary Arithmetic coding)是H.264中所采用的一种高效熵编码,压缩率高,但结构复杂,硬件实现难度大。本文在P.Zhang 2008年的工作[1]基础上提出一种单周期CABAC解码引擎的优化实现方法,通过查表替换、分支预测、逻辑调整、反相器优化等关键路径优化方法和寄存器精简等面积优化方法进一步提高了解码性能。经过芯片验证,CABAC解码引擎性能提高到250Mbps,面积减少46%,峰值工作情形下功耗1.03mW,满足下一代视频编解码协议(QFHD)的需求。     

嵌入式可重构系统芯片的硬件验证平台设计

提出一种新的基于嵌入武可重构系统芯片的视频解码方案,采用了软硬件协同验证的方法.设计了相应的硬件验证平台,验证了H.264解码算法在可重构处理器上的可实现性.     

基于THJ2K的JPEG2000图像压缩系统

介绍了由清华大学研发的JPEG2000编码芯片THJ2K的功能和工作原理,在正常工作频率下(100 MHz),该芯片每秒可完成20帧分辨率为512×512×8 bit图像的压缩,而基于THJ2K设计的JPEG2000图像压缩系统,每秒可完成11.75帧分辨率为1 024×1 024×8 bit图像的压缩.     

适用于片上并行计算阵列的超精简处理器架构

提出一种超精简处理单元架构。该处理单元基于运算-跳转式单指令处理器体系。使用指令优化和内部总线上加速器,该处理单元能够执行传统算术运算式单指令处理器难于执行的高效位运算以及执行效率较低的数据转移操作。以该处理单元构成的片上大规模并行计算阵列可用于图像处理等局部性强、实时性要求高的计算任务。包含有该处理单元架构的16 16的原型阵列已经在FPGA上实现,性能达30.7GOPS@120MHz,平均功耗39.5mW。     

基于JPEG2000编解码芯片的高清晰数字图像监控系统

基于JPEG2000图像编解码芯片(型号:THUJ2K01),设计了包括图像采集、压缩、传输、存储显示及系统控制的高清晰数字图像监控系统,并就涉及的关键技术和实现方法进行了讨论.控制软件部分采用多线程程序设计技术,结果表明多线程有效地改善了系统资源的利用,图像处理速度达到单线程时的两倍.     

Zigbee收发机数字基带设计

提出了Zigbee收发机数字基带的整体结构,符合IEEE 802.15.4标准.针对Zigbee低功耗要求,很好地简化了电路复杂度,并降低了能耗.通过收发机物理层的整体仿真,包括无线信道噪声模型仿真,确定收发机系统结构,对参数选择等进行折中考虑,并对性能进行了比较.