基于SOI CMOS工艺的LVDS驱动器设计

基于绝缘体硅(SOI)0.35μm工艺实现了一款满足IEEE 1596.3和ANSI/TIA/EIA-644工业标准的低压差分信号(LVDS)驱动器芯片。全芯片分为预驱动模块、输出驱动模块、共模反馈模块、使能模块和偏置模块。提出了一种具有低输入电容输出驱动模块电路结构,经仿真验证可有效降低LVDS预驱动模块30%的功耗,同时降低29%的信号延时。芯片利用共模反馈机制控制输出信号的共模电平范围,通过环路补偿保证共模反馈电路的环路稳定性。芯片使用3.3 V供电电压,经Spice仿真并流片测试,输出信号共模电平1.23 V,差分输出电压347 mV,在400 Mbit/s数据传输速率下单路动态功耗为22 mW。     

可控占空比的数字PWM发生电路

针对传统模拟PWM控制电路，本文介绍了一种新型的可控占空比的数字PWM控制电路的结构和工作原理，重点分析了这种数字PWM发生器的工作过程。该电路功耗低，所占面积小，适于低功耗电压转换器的集成。     

一种流水线型ADC的时序改进技术研究

对一种流水线型模数转换器(ADC)的时序电路进行了改进研究。改进时序延长了余量增益单元MDAC部分加减保持相位的时长,可以在不增加功耗与面积的情况下,将一种10位流水线型ADC在20 MS/s采样率下的有效位(ENOB)从9.3位提高到9.8位,量化精度提高了5%;将该ADC有效位不低于9.3位的最高采样率从21 MS/s提高到29 MS/s,转换速度提高了35%。ADC的采样频率越高,改进时序带来的效果越显著。该项技术特别适用于高速高精度流水线型ADC,也为其他结构ADC的高速高精度设计提供思路。     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

一种智能多通路自适应调控寄生供电系统

在全面梳理现有寄生供电系统的基础上,提出一种无需特殊工艺支持、可兼顾高速充电和低压差供电的智能多通路自适应调控寄生供电系统.该方案利用充放电控制状态机,协同双器件并行控制结构,对三条供电线路进行自适应调控切换,在提升充电速度和效率的同时,进一步模糊功耗信息.该方案可用于1-Wire芯片、高要求的光电等信息的采集以及实时监控等功能芯片的供电,并提升芯片的抗侧信道攻击能力.基于华虹宏利0.35 μm体硅CMOS工艺完成了该方案的仿真,结果表明,该系统能够将芯片内外供电压差降低到0.1 V以下,充电速度提升32％.     

集成电路的通用单粒子效应测试系统设计

为满足种类繁多、功能复杂集成电路的单粒子效应评估需求,克服目前国内地面单粒子辐照实验环境机时紧张、物理空间有限等方面的限制,设计实现了一款高效通用的集成电路单粒子效应测试系统。创新性地采用旋转立体垂直结构,包含一个多现场可编程门阵列(FPGA)电测试平台、运动控制分系统和被测器件装载板。便携式箱体结构仅需3个DB9接口即可完成所有与外界连线;基于LabVIEW实现上位机交互界面,界面友好;基于多FPGA平台实现下位机测试程序,灵活可扩展,通用性强。可实现8种300及以下管脚集成电路的一次安装、自动切换和10°~90°的角度辐射。实时监控并后台记录翻转数据、翻转时间、电路状态等细节信息,测试频率可达100 MHz。已通过专用集成电路(ASIC)、静态随机存取存储器(SRAM)、控制器局域网络(CAN)接口电路等集成电路的多次实测,验证了该系统的可靠性及其高效稳定、集成度高、安装调试方便等特点。     

一种RFID标签数字电路的ASIC设计与实现

结合UHF频段EPCGlobal Class0协议,设计出一种符合协议要求的被动式射频身份识别（RFID）标签的数字电路。对电路的框架设计和模块具体实现方法进行了详细阐述,基于Chartered 0．35um工艺标准单元库用Synopsys相关工具对该电路进行了前端综合和后端物理实现,并对电路的主要性能进行了简要的分析。仿真及测试结果表明该标签数字电路功能符合协议要求,与该协议下阅读器兼容。     

一种CMOS单片LDO线性稳压器的设计

提出了一种单片集成的高电源抑制比LDO线性稳压器,主要应用于PLL中VCO和电荷泵的电源供给.该稳压器采用RC补偿方案,与其他补偿方法相比,RC补偿几乎不消耗额外电流.误差放大器采用折叠共源共栅结构,可以提供较高的电源抑制比,并且使得设计的LDO为两级放大器结构,有利于简化补偿网络.所设计的LDO在低频时电源抑制比(PSR)为一69 dB,在lMHz处的电源抑制比为-19 dB.采用0.35 μm工艺流片,测试结果表明,该LDO可以为负载提供70 mA的电流.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

高速模数转换器的关键测量技术

对高速ADC的测量技术进行了分析研究,提出了基于高速ADC AD9433的测量方案。系统阐述了两类模拟输入驱动电路原理,详细介绍了两种模拟驱动电路和时钟电路抖动的分析方法。将上述理论分析应用于AD9433测量方案,测量结果证明了上述理论分析的正确性。