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在宽带CDMA(Code Division Multiple Access码分多址)系统中，卷积码约束长度(K=9)较大，译码时延要求较高，如何实现时延短、译码复杂度低、译码存储量少的Viterbi译码器成为新的课题．本文提出了适合FPGA(Field Programmable GateArray现场可编程门阵列)实现的Viterbi路径度量存储器的存储分裂、最优状态的截短回溯、路径信息循环存储等新颖技术，使Viterbi算法既达到了CDMA系统的性能要求，又具有译码时延短、译码存储量少的优点．最后给出了用FPGA实现的Viterbi译码器的实测性能． 相似文献
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分析了传统验证性实验存在的不足,提出了在验证性实验中引入计算机辅助设计的"验证性实验综合测试平台"的解决方案.该测试平台的实际运行情况表明:在实验教学中使用"验证性实验综合测试平台"有利于学生创新能力的培养,并提高了验证性实验的教学质量. 相似文献
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