基于混沌系统的真随机数发生器芯片设计和实现

提出了一种真随机数发生器的硬件设计.结合时间离散混沌与振荡器采样,即由时间离散混沌系统作为高频振荡源,通过低速时钟采样产生随机数.理论研究和测试分析证明,该方案能生成分布均匀、彼此独立的随机信号.经制版流片后,芯片能在1 MHz时钟下输出满足随机性测试的串行随机数,且抗干扰性较好.     

千兆以太网1000BASE-T收发器物理编码子层系统及芯片设计

提出了一种优化而可行的系统结构,并以硬件实现了千兆以太网物理编码子层.该系统主要电路模块包括:递归式系统卷积码和网格编码器,以达到约6 dB的编码增益;优化的逻辑电路,以实现符号映射,替代了约6 KB的ROM;并行搜索阵列电路,以实现物理编码子层的训练.仿真及FPGA验证结果表明,该系统的关键路径时延小于7 ns,符合802.3标准.     

基于M算法的1000 BASE-T千兆以太网收发器联合解码均衡器实现研究

提出了一类适用于IEEE 802.3ab标准1000 BASE-T千兆以太网收发器的预滤波M算法联合解码均衡器.通过研究保留路径数、期望信道响应拖尾长度以及回溯深度等参数对M算法解码器的性能与硬件复杂度的影响,确定了优化参数和结构.0.18μm标准单元CMOS工艺下的综合和后仿真证明其性能与硬件复杂度均优于常用的预滤波并行判决反馈解码器(Parallel Deci-sion Feedback Decoder,PDFD).研究表明,预滤波M算法解码器适合在多种情况下取代预滤波PDFD,用于1000 BASE-T千兆以太网收发器联合解码均衡器,其中4tap PF-MA4解码器的性能优于14tap PDFD,而面积仅为其39%.