异构多核系统中跨时钟域的解决方法

随着集成电路的集成度与性能的不断发展,芯片的功耗问题已经变的十分严重,功耗带来的挑战日益突出。异构多核动态调频架构是目前研究低功耗的主流方向。SOC系统当中同一时刻只有一个处理器能够控制总线,其它处理器则处理等待状态,异构多核动态调频架构能够通过降低不控制总线的处理器频率来达到降低功耗的目的。异构多核领域的处理器和总线跨时钟域解决方案,此方案在国内属于首次提出,可以运用在异构多核动态调频(DFS)架构当中。目前手持终端设备越来越强调功耗的重要性,因此异构多核领域的处理器和总线跨时钟域解决方案将有非常好的应用前景。该方案通过在处理器和AMBA总线之间添加FIFO以及一些复杂的算法,达到消除亚稳态和正常通信的目的。最终,通过仿真发现任意调节处理器的工作频率都能满足传输协议。证明该方案能在异构多核动态调频架构中运用。     

单芯片多处理器系统任务并行处理设计

根据单芯片多处理器的基本架构,围绕如何提高单芯片多处理器的性能,提出一种基于任务库的任务并行处理方法,给出了任务加载和调度策略,并用硬件予以实现.以4个基于51体系结构的MCU子处理器为单芯片多处理器架构,进行了任务分配调度实例验证.结果表明,提出的方法切实可行,能够提高单芯片多处理器的并行处理能力和工作效率.     

一种集中式车身控制器内部通信的设计与实现

针对车身控制器的发展现状以及未来发展趋势进行分析,提出了一种基于ARM-MCU和Linux操作系统的集中式车身控制器内部通信的设计思路;同时对车身控制器中主控制器和子节点间的通信协议、ARM和MCU之间的通信接口以及触摸屏中的操作界面程序进行了研究,在ARM9和16位MCU的联合工作的基础上,嵌入Linux操作系统,实现整个车身网络的集中、有效、快捷的控制。     

16nm工艺下的新一代静态时序分析技术SOCV

工艺偏差在更加先进的工艺节点上别的尤为重要。最初使用工艺偏差方法学(on-chip variation,OCV)使用一个系数因子在整条时序路径上放大缩小来模仿工艺变化,这种方法学过于悲观。先进的片上误差方法学(advanced ocv,AOCV)可以在不同的时序路径上不同的逻辑深度添加不同的系数因子来模拟工艺误差。但是这种方法学分析的时间太长,消耗的内存太多,并且分析的场景出现的概率很低。文中介绍一种在16nm下最新的一代时序分析技术-统计学片上误差分析(statistic ocv,SOCV)。SOCV能够模拟某种误差使得延时出现的概率,因此SOCV较AOCV更为准确,能够去除部分特别悲观和特别乐观的场景。SOCV耗时明显要低于AOCV,因此SOCV能加快sign-off的时间。     

基于MIPI标准下的D-PHY的设计与验证

目前大部分移动设备均使用MIPI接口,主要是MIPI接口可以实现高速数据传输,同时不会造成功耗的损失过大。为了理解MIPI接口的工作原理,通过对D-PHY芯片设计和研究,阐述MIPI实现低功耗模式和高速模式传输数据的原理。对D-PHY芯片的设计,采用40nm的CMOS工艺为基础,实现以500MHz的速率来传输数据,功耗损失仅在0.74mW左右。     

基于UVM的存储控制器功能验证

采用通用验证方法学(UVM)搭建验证平台,以AHB总线上挂载的存储控制器为验证对象,重点分析了UVM验证平台的设计。采用传统的定向验证方法将很难遍历到所有情况,而通过UVM验证平台能够产生受约束的随机激励信号,对存储控制器进行全面的验证,并能自动收集功能覆盖率和分析验证结果。验证结果表明,该验证平台能有效地查出设计缺陷,达到覆盖率要求,减少验证时间,提高验证效率,且具有良好的可配置性和可复用性。     

基于多核的车牌识别的架构实现

多核技术是现在提高芯片性能的主要方法。区别于传统以PC和DSP为核心的车牌识别系统,以FPGA为核心,利用SOPC技术构建了车牌识别多核处理器。给出了一种基于多核的车牌识别架构,在该多核处理器中,以3个Nios II 软核为主要处理器核处理车牌定位、字符特征识别提取及识别等处理,同时构建硬件加速器作为协处理器处理图像增强、边缘检测和膨胀、腐蚀等数学形态学处理。在CQ片上路由器基础上,构建了NOC用以实现片上多核通信。另外,为了保证路由器与多处理器核之间的快速、并行通信,加入了数据驱动模块。整个系统在Altera Cyclone IV FPGA上实现了车牌的识别。这种片上系统设计方法具有硬件设计灵活,可扩展性强等优点,能有效地降低系统软硬件设计的难度,缩短开发周期,并提高设计的可靠性。     

控制器局域网位时序处理器的设计与实现

在控制器局域网（controller area network,CAN）总线通信中,位时序的处理关系到CAN能否正确地收发数据.基于总线标称位时间的周期结构及位同步的工作原理,提出CAN 2.0协议标称位时间的一种优化方法,即将传统的标称位时间由4个互不交叠的段简化成3个互不交叠的段,并在此基础上提出一种基于同步状态机的CAN总线位时序处理器的设计方法,提供可编程的时间段来补偿传播延迟时间和相位漂移,并对设计的电路进行仿真与验证.结果表明,相对于CAN协议规范标称位时间的4个互不交叠的段,减少了整个位时序处理过程使用的寄存器,简化了执行位同步的步骤,能更简便地处理CAN总线通信的位时序,实现了CAN总线协议中对位定时和位同步的控制,更好地优化了CAN网络的性能.     

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一, 常用于满足不同层次的数据交换与存储需求. 然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素, 都可能导致CPU对存储器访问稳定性的下降. 针对同步动态随机读写存储器(synchronous dynamic random access memory, SDRAM)接口的时钟信号提出了一种自适应同步的训练方法, 即利用可控延迟链使时钟相位按照训练模式偏移到最优相位, 从而保证了存储器访问的稳定性. 在芯片内部硬件上提供了一个可通过CPU控制的延迟电路, 用来调整SDRAM时钟信号的相位. 在系统软件上设计了训练程序, 并通过与延迟电路的配合来达到自适应同步的目的：当CPU访问存储器连续多次发生错误时, 系统抛出异常并自动进入训练模式. 该模式令CPU在SDRAM中写入测试数据并读回, 比对二者是否一致. 根据测试数据比对结果, 按训练模式调整延迟电路的延迟时间. 经过若干次迭代, 得到能正确访问存储器的延迟时间范围, 即“有效数据采样窗口”,取其中值即为SDRAM最优时钟相位偏移. 完成训练后对系统复位, 并采用新的时钟相位去访问存储器, 从而保证读写的稳定性. 仿真实验结果表明, 本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置, 并以此计算出最佳的延迟单元数量, 从而实现提高访问外部SDRAM存储器稳定性的目的.     

MCS-51中串行口IP的设计

该文介绍了一种串口的内部结构及其模块化实现，并结合具体工作方式给出了仿真结果，在文章的最后讨论了可综合的编程风格和在设计中遇到的问题及其解决方法．该文设计的串口IP已经结合其它IP做成了一个SOC系统，并成功地通过了FPGA的测试．