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设计了一款适用于高速硬盘读取通道模拟前端,具有大带宽和大截止频率可调范围的低通滤波器.提出了具有高低带宽两种工作模式的滤波器架构.在高带宽和低带宽两种工作模式之间切换可以提供超过100倍的截止频率变化范围.该低通滤波器采用SMIC 0.13μm CMOS工艺进行设计,仿真结果表明滤波器带宽为30 MHz~3.1 GHz可调,最大功耗为35 mW,信噪比为56.5 dB. 相似文献
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介绍了一个应用于蓝牙系统的2
MHz CMOS 限幅放大器/接收功率指示计.在限幅放大器电路设计中,采用一种新的限幅器以减小温度对功率指示计性能的影响.仿真结果显示接收功率指示计的温度特性得到了补偿,它的指示范围在±1
dB误差范围内可以达到52 dB.整个电路功耗为13.2 mW. 相似文献
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分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN 802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC 0.18μm CMOS工艺实现,总芯片面积470μm×420μm.测试结果表明在1.8 V电源电压下它的正常分频范围高达1.46~6 GHz.当输入频率为6 GHz时,电路在14和16两种分频模式下相位噪声分别为-117.70 dBc/Hz@10 kHz和-118.36 dBc/Hz@10 kHz. 相似文献
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一种具有温度补偿、高电源抑制比的带隙基准源 总被引:19,自引:0,他引:19
介绍了一种用于集成电路内部的带隙基准源 ,采用了 3.3V ,0 .35 μm ,N阱 ,CMOS工艺 .通过Spectres和HSpice的仿真 ,它具有 6× 10 -6K-1的温度系数和 2 .2mV/V的电源抑制比 . 相似文献
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一种分辨率为9位的高速CMOS比较器 总被引:7,自引:0,他引:7
一种高速CMOS比较器,采用二级正反馈结构和一级推挽输出结构,通过优化传输速度和增益,在3μm工艺中,模拟表明它的最小分辨率±LSB为±4.9mV,输入动态范围为±2.5V(±2.5V电源电压),相应于9位比较精度,而工作频率达30MHz.用单层金属、双层多晶硅CMOS工艺实现,版图面积为295μm×266μm,功耗9.72mW. 相似文献
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设计了一个10 bit,100 Ms/s视频模拟前端IP核,并用台积电(TSMC)0.18μm 1.8/3.3 V互补金属氧化物半导体(CMOS)纯数字工艺进行了仿真.电路中模拟部分采用3.3 V电源电压,仿真结果显示当输入信号为18 MHz,信号幅度为满幅(单端1 V,差分2 V)时,输出信号信号-噪声-失真比(SNDR)为60 dB.整个电路的功耗为73 mA,版图面积为2 mm×2.5 mm. 相似文献
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介绍了一个使用片外阻抗匹配网络的两级AB类功率预放大器并采用0.35μm CMOS六层金属工艺实现.电路在3.3 V电源电压下工作,静态电流为18 mA.测得功率预放大器具有10 dB的功率增益,最大有6 dBm输出功率到50Ω负载,并且在1.9 GHz频率处获得了很好的线性度:输出三阶截点OIP3为9.4 dBm和输出1dB压缩点OP1dB为-0.6 dBm. 相似文献
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针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps. 相似文献
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本文设计了一款应用于无线体域网的全数字超宽带脉冲发射机.采用开环工作的延时线得到不同的延时信号,再由边沿合成器将多路延时信号合成为具有较高中心频率的短时方波脉冲信号,该短时方波脉冲信号经过输出驱动模块及带通滤波电路整形成为超宽带脉冲信号.芯片采用中芯国际0.13μm RF CMOS实现,面积为1 118μm×873μm.测试结果表明,发射机输出脉冲信号的最大幅度为220mV,信号-10dB带宽可在0.9~1.5GHz之间调节,脉冲信号中心频率在3.2~4.4GHz范围内可配置,当脉冲重复速率为15Mb/s、信号带宽为0.9GHz,输出信号设置为最大幅度时,芯片功耗为0.9mW. 相似文献