缩短BCH码的快速编译码方法和硬件优化设计

文章提出一种缩短Bose-Chaudhuri-Hocquenghem(BCH)码的快速编译码方法,编码过程的计算量为(k-i)(n-k),当i较小时,总计算量为O(nk-k~2),译码过程矩阵复用编码过程矩阵,计算量为0;研究了基准错误图样与码字错误位置对应关系的规律,并从减少错误图样和减少纠错电路的角度,对缩短BCH码的硬件实现进行优化;设计缩短BCH码(36,24,5),该方法在编码过程减少91%的矩阵计算量,减少66.7%的元素个数,译码过程完全省略元素计算过程,错误图样码向量减少11.8%,纠错电路减少51.4%。     

一种低延迟同态加密电路设计

为了解决同态加密方案加密所需时间太长的问题,文章基于改进的脉动阵列技术提出一种优化的硬件架构对GSW(Gentry-Sahai-Waters)全同态加密算法中的加密部分进行硬件加速。GSW全同态加密算法在不同的安全等级下选取的安全参数不同,若安全等级越高,则安全参数数值越大,对于所需的硬件资源开销也会越大。为了能够在有限的硬件资源中完成硬件设计,选取安全等级为20位,分别对位宽为2、4、8、10 bit明文数据进行加密,并将硬件设计所需加密时间与CPU加速该算法时间进行对比。另外,为了降低由于访问存储器带来的额外功耗以及提高数据利用率,提出一种数据拼接及复用方法,最终基于现场可编程逻辑门阵列(field programmable gate array, FPGA)硬件实现GSW全同态加密算法。实验结果表明,相比于软件实现,该设计方法可以缩短97.26%的加密时间。     

二维网格NoC中资源-网络接口设计与实现

通常把使用片上网络通讯的多核SoC称为NoC,各类资源(处理器、存储器等)与片上网络之间的接口称为资源-网络接口.文章基于二维网格的通讯方式,设计了其间的资源-网络接口,讨论了基于FPGA的实现技术.使用具体应用实例--轨迹显示方案,对设计进行验证.实验表明,在60 MHz的频率下,使用该接口的NoC系统原型能够稳定工作.     

硅通孔负载全局均衡的3D NoC延迟上界优化方法

针对三维片上网络(3D No C)中硅通孔(TSV)的特殊结构,提出了一种3D No C延迟上界优化方法,通过全局均衡硅通孔负载,降低全局业务流的延迟上界.建立3D No C的网格通信模型,搜索网络中所有业务流的可行路径,提出一种基于度的冲突矩阵,求出目标子流路径的TSV冲突系数,按照路径中TSV冲突系数的大小把目标流流量分配到部分最优路径上.实验结果表明,基于度的冲突矩阵可以有效减少存储空间,将存储复杂度从O(n2)降低到O(n),并且可以清晰直观地表现出业务流在网络中的冲突情况.采用硅通孔负载全局均衡的3D No C延迟上界优化方法,目标业务流的延迟上界得到了显著优化,最大的优化效果可将延迟上界降低58.9%.     

一种一维可重构计算系统模型的设计

文章提出了一种PE个数可配置的一维可重构计算系统模型,设计了PE间3种重构模式和PE内3种重构模式,大大简化了系统配置信息。建立C++描述的周期精确级系统模型,映射复数矩阵乘算法,分析比较不同PE内重构模式、同一PE内重构模式不同PE个数下系统的计算性能。实验结果表明,2-PE系统简单、灵活而高效。