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一种RSA算法的新型ASIC实现 总被引:2,自引:0,他引:2
提出了一种实现RSA算法的新型ASIC结构,具有较小的芯片面积和较强的灵活性,适合于智能IC卡应用。利用0.5μm CMOS标准单元库实现了该RSA协处理器,约折合14K(2^10)等效门,面积约3mm^2,最高工作频率40MHz,完成1024位RSA加/解密运算需时375ms。 相似文献
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