一种用于USB 2.0的新型片上通信数据通道结构

提出了一种改进的用于片上集成的USB2.0控制器的数据通道结构,运行时将有限的数据缓冲资源动态分配和实时回收,在增加少量RAM的前提下,显著改善了数据通道的吞吐量.该设计成功地应用于家庭网关SoC平台中,测试结果表明,该结构与具有同样大小缓冲区的现有数据通道相比,吞吐量平均提高63%,对RAM资源的利用率平均达到95%以上.     

LSZ2同构/异构型分布式数据库系统的设计与实现

虽然同构型是异构型的特例,但若用异构型代替同构型,必然引起效率的降低。根据设计异构型分布式数据库系统LSZ的经验,LSZ2被设计成既重点考虑同构型环境,又考虑(可扩充到)异构型环境。本文介绍这个系统的设计思想和实现问题,以及充分利用硬件资源开发DDB系统的并行性。此外,依据我们的实现体会,讨论异构型和同构型的差别,构成DDBS的不同方法及其优缺点。     

Σ─△模数转换器在低过采样率时的噪声分析

本文就Σ─△模数转换器（ＡＤＣ）在视频应用时遇到的问题以及应采用的结构作了讨论，并根据理论分析及计算机模拟的结果，发现当过采样率下降到８或４时，二级级联多位Σ─△ＡＤＣ仍然具有满意的转换精度。     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

一种针对嵌入式处理器的动态调度控制器设计

针对嵌入式处理器数据相关问题,设计了一种动态调度控制器.与传统的停流水线控制器相比,只增加一个单指令缓冲器及一些判断逻辑,能有效降低数据相关造成的影响.在FFT及FIR实验中,流水线冲突分别减少75%和62.5%,处理器面积仅增加8.2%.     

一种时间放大器的线性范围扩大技术

提出了一种扩大时间放大器线性范围的技术.采用这种方法的时间放大器可同时应用于较大尺寸和较小尺寸的工艺下时间数字转换器以及全数字锁相环的设计.时间放大器采用2个传统的基于SR-latch的时间放大器,通过调整逻辑和参数组合而成,以达到在时间放大器比较小的输入输出延迟的条件下实现线性范围最大化的目的.该方法通过采用0.18μm工艺和采用90 nm工艺的时间放大器的设计进行验证,采用0.18μm工艺的时间放大器放大倍数48,线性度1 bit,裕度30 ps,线性范围达到了61 ps,仿真得到电路最终参数与计算值吻合;采用90 nm工艺的时间放大器放大倍数48,线性度1 bit,裕度10 ps,线性范围达到了23 ps也满足要求.     

OFDM系统中Viterbi译码器的设计及FPGA验证

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数．为了提高译码性能和译码速度,提出了一种改进的回溯算法．整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性．     

Σ—Δ模数转换器在低过采样率时的噪声分析

本文就Σ－Δ模数转换器（ＡＤＣ）在视频应用时遇到的问题以及应采用的结构作了讨论，并根据理论分析及计算机模拟的结果，发现当过采术率下降到８或４时，二级级联多位Σ－ΔＡＤＣ仍然具有满意的转换精度。     

一种应用于2D-DWT的减少规整化乘算法

提出了一种应用于基于Lifting的二维离散小波变换(2D-DWT)硬件设计的算法,即减少规整化乘.该算法能够大大减少2D-DWT处理过程中的乘法运算次数,降低系统功耗.给出了应用该算法的新型9/7小波结构,该结构通过适当的配置可以既作为正向变换滤波器又作为反向变换滤波器,既能实现5/3小波又能实现9/7小波.对该结构使用Verilog HDL语言进行RTL级描述,在SMIC 0.18μm工艺下综合得到最高工作频率为150MHz,等效门数是15 500.     

适用于∑－△ADC的半波滤波器设计

讨论了∑－△模数转换器（ＡＤＣ）中降采样部分的数字抗叠混滤波器的设计要求和结构，着重介绍了低过采样率情况下半波滤波器的设计过程和有关证明，并给出了４组滤波器的数据．