VLSI全定制版图分级LVS验证的研究

在VLSI芯片的全定制版图设计中，LVS验证日益复杂繁琐，本文系统介绍了用HERCULES实现LVS验证的原理、流程和配置文件，并讨论了如何用HERCULES高效率的实现分级LVS(Hierarchical LVS，简称HLVS)验证，这些技术和方法已经应用在成功流片的64位通用CPU全定制版图的设计中，提高了版图LVS验证的效率。     

一种高效的硬布线控制CPU的设计方法

文章提出了一种硬布线逻辑CPU的设计流程，即以CPU设计工具软件LDF为核心的设计方法，其主要目的的提高硬布线逻辑CPU的设计效率。定义了一种用于描述硬布线控制逻辑的语言-MCDL，对总线优化问题进行了研究，并且给出了解决总线优化问题的近似算法。     

一种新的基于SRAM的快速综合技术

对静态随机存储器(SRAM)全定制设计过程中的版图设计工作量大、重复性强的问题进行了分析,并在此基础上提出了一种新的应用于SRAM设计的快速综合技术。这种技术充分利用SRAM电路重复单元多的特点,在设计过程中尽可能把电路版图的硬件设计转换为使用软件来实现,节省了大量的版图设计和验证的时间,从而提高了工作效率。这种技术在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μm CM O S工艺。流片验证表明,该技术对于大容量的SRAM设计是较为准确而且有效的。     

一个0.18μm CMOS工艺的超宽带低噪声放大器的分析与设计

在本文中我们介绍了一个可以在整个UWB带宽（3.1-10.6GHz）范围内工作的超宽带低噪声放大器。它利用了电流复用技术来降低电路的功耗。我们还详细分析并比较了当使用2阶和3阶滤波器用于阻抗匹配时它们的噪声贡献。该放大器的测试芯片用0.18μm CMOS工艺实现。测试结果表明：该放大器可以在3.1-10.6GHz的带宽内提供12.4-14.5db的增益,并且提供良好的阻抗匹配,噪声系数为4.2-5.4db,输入三阶交调电压在6GHz时为-7.2dbm。当电源电压为1.8V时,芯片消耗5mA电流（不包括输出buffer）。芯片面积为0.88 mm2。     

基于全定制IP设计的漏电流功耗仿真计算方法

提出了一种自顶向下的基于晶体管级的全定制IP漏电流功耗计算方法,该方法计算快速高效,实用性强,取代了以往完全依靠软件仿真进行功耗计算的技术.在设计龙芯Ⅱ号CPU中的全定制IP时应用了此方法,该芯片采用的是中芯国际0.18μm CMOS工艺技术.为了验证该方法,把计算结果与Synopsys公司的Nanosim仿真结果进行对比,误差只有10%左右.由于软件仿真需要大量的测试激励与计算时间,而该方法不需要外加测试激励便可以计算出全定制IP漏电流功耗,并能快速找到其模块所在位置,使设计周期大为缩短,因此完全可以针对这种计算方法开发相应软件及进行应用.     

基于全定制模块信号完整性的分析

针对目前分析全定制信号完整性EDA工具的缺乏，文章提供了一套以Synopsys公司的产品——Nanosim为工具的分析全定制信号完整性的方法。首先对Nanosim的仿真精度进行了研究，然后给出了分析SI的具体模型和实际测试曲线及修正方法。     

一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环

介绍了一个用于高速信号传输的低功耗锁相环. 提出了一种新的开环校准方法. 该校准通过上电时候进行的开环数字校准很大程度上减轻了工艺变化对电路的影响,相比以前的闭环校准方法,该方法可以显著缩短校准时间. 在这个锁相环中采用了双环路的结构来获得对工艺、温度和环境变化不敏感的环路参数：例如衰减因子、相位裕度等. 还设计了一种新的鉴频鉴相器,它内嵌了电平转换的功能,简化了电路. 该PLL的设计通过小心的供电网络划分来降低电源噪声的耦合. 设计的锁相环路在输出为1.6GHz的时候均方根抖动为3.1ps,而仅消耗约为1mA的电流.     

深亚微米设计中天线效应的消除

分析了PAE效应(process antenna effect)的成因,并在此基础上提出了几种在深亚微米ASIC设计中消除PAE效应的方法.其方法应用于"龙芯-I CPU"的后端设计,保证了投片的一次成功.     

一种用于SRAM快速仿真的模型

根据静态随机存储器(SRAM)电路及版图的设计特点,提出了一种新的可用于SRAM设计的快速仿真计算模型.该模型仿真快速准确,能克服Spice仿真软件对大容量SRAM版图后仿真速度较慢的缺点,在很大程度上缩短了设计周期.同时,它的仿真结果同Synopsys公司的Nanosim软件仿真结果相比偏差小于5%.该模型在龙芯Ⅱ号CPU的SRAM设计中得到了应用;芯片采用的是中芯国际0.18μm CMOS工艺.流片验证了该模型对于大容量的SRAM设计是准确而有效的.     

Design and analysis of a UWB low-noise amplifier in the 0.18μm CMOS process

An ultra-wideband （3.1-10.6 GHz） low-noise amplifier using the 0.18μm CMOS process is presented. It employs a wideband filter for impedance matching. The current-reused technique is adopted to lower the power consumption. The noise contributions of the second-order and third-order Chebyshev fliers for input matching are analyzed and compared in detail. The measured power gain is 12.4-14.5 dB within the bandwidth. NF ranged from 4.2 to 5.4 dB in 3.1-10.6 GHz. Good input matching is achieved over the entire bandwidth. The test chip consumes 9 mW （without output buffer for measurement） with a 1.8 V power supply and occupies 0.88 mm^2.