并行前缀加法器的研究与实现

随着微处理器运算速度的大幅度提高,对快速加法器的需求也越来越高.当vLSI工艺进入深亚微米阶段的时候,很多情况下,无论是在面积还是在时序上连线都起着决定性的作用.文章基于不同的CMOS工艺,针对三种不同结构的并行前缀加法器,在不同数据宽度的情况下进行性能比较,根据深亚微米下金属互连线对加法器性能的影响,挑选出适合深亚微米工艺的加法器结构.     

一种基于流水线的指令Cache优化设计

在现代微处理器的设计中．Cache是整个微处理器性能的决定性因素。本文详细介绍了32位RISC微处理器“龙腾”R2中指令Cache的体系结构．着重研究了其设计和实现问题。为了提高性能,采用了预取技术和流水线技术来优化设计．仿真结果表明得到了预期的效果。     

一种高阶除法器的设计与实现

文章利用业界通用的fpspec92、fpspec95、linpack、whetstone．fl。Ps等浮点基准测试程序，基于阻塞步长对浮点处理性能进行分析。通过大量实验，得出浮点除法最佳执行周期为8～12拍。据此，为“龙腾R1”处理器设计了执行周期为11拍的基-56浮点除法器，并在SMIC0．181μm工艺下实现，恶劣环境下其运行速度为233MHz，面积约为0．174mm^2。