一种自恢复容SEU锁存器的设计

随着集成电路工艺水平的不断提高、器件尺寸的不断缩小以及电源的不断降低,传统的锁存器越发容易受到由辐射效应引起的软错误影响。为了增强锁存器的可靠性,提出了一种适用于低功耗电路的自恢复SEU加固锁存器。该锁存器由传输门、反馈冗余单元和保护门C单元构成。反馈冗余单元由六个内部节点构成,每个节点均由一个NMOS管和一个PMOS管驱动,从而构成自恢复容SEU的结构。在45 nm工艺下,使用Hspice仿真工具进行仿真,结果表明,与现有的加固方案FERST[1]结构相比,在具备相同面积开销和单粒子翻转容忍能力的情况下,提出的锁存器不仅适用于时钟门控电路,而且节省了61.38%的功耗-延迟积开销。     

一种容SEU的新型自恢复锁存器

针对单粒子翻转(SEU)的问题,提出了一种容SEU的新型自恢复锁存器。采用1P-2N单元、输入分离的钟控反相器以及C单元,使得锁存器对SEU能够实现自恢复,可用于时钟门控电路。采用高速通路设计和钟控设计,以减小延迟和降低功耗。相比于HLR-CG1,HLR-CG2,TMR,HiPer-CG锁存器,该锁存器的功耗平均下降了44.40%,延迟平均下降了81%,功耗延迟积(PDP)平均下降了94.20%,面积开销平均减少了1.80%。     

一种基于FPGA的微处理器软错误敏感性分析方法

为了自动快速地分析微处理器对软错误的敏感性,该文提出一种基于FPGA故障注入的软错误敏感性分析方法。在FPGA芯片上同时运行有故障和无故障的两个微处理器,并充分利用FPGA的并行性,把故障注入控制、故障分类、故障列表等模块均在硬件上实现,自动快速地完成全部存储位的故障注入。以PIC16F54微处理器为实验对象,基于不同负载分别注入约30万个软错误用以分析微处理器软错误敏感性,并对敏感性较高的单元加固后再次进行分析,验证该方法的有效性。实验数据表明,使用该方法进行故障注入及敏感性分析所需的时间比软件仿真方法提高了4个数量级。     

考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型

集成电路工艺水平的提升,使得由单粒子瞬态脉冲造成的芯片失效越发不容忽视．为了准确计算单粒子瞬态脉冲对锁存器造成的失效率,提出一种考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型．使用提出的考虑扇出重汇聚的敏化路径逼近搜索算法查找门节点到达锁存器的敏化路径,并记录路径延迟;在扇出重汇聚路径上,使用提出的脉冲叠加计算方法对脉冲进行叠加;对传播到达锁存器的脉冲使用提出的锁存窗屏蔽模型进行失效率的计算．文中的锁存窗屏蔽模型可以准确计算扇出重汇聚导致的脉冲叠加,并对多时钟周期情形具有很好的适用性．针对ISCAS’85基准电路的软错误率评估结果表明,与不考虑多时钟周期瞬态脉冲叠加的方法相比,文中方法使用不到2倍的时间开销,平均提高7．5％的软错误率评估准确度．     

低面积与低延迟开销的三节点翻转容忍锁存器设计

随着纳米级CMOS集成电路的不断发展,锁存器极易受恶劣的辐射环境影响,由此引发的多节点翻转问题越来越严重。该文提出一种基于双联互锁存储单元(DICE)和2级C单元的3节点翻转(TNU)容忍锁存器,该锁存器包括5个传输门、2个DICE和3个C单元。该锁存器具有较小的晶体管数量,大大减小了电路的硬件开销,实现低成本。每个DICE单元可用来容忍并恢复单节点翻转,而C单元具有错误拦截特性,可屏蔽由DICE单元传来的错误值。当任意3个节点翻转后,借助DICE单元和C单元,该锁存器可容忍该错误。基于集成电路仿真程序(HSPICE)的仿真结果表明,与先进的TNU加固锁存器设计相比,该锁存器的延迟平均降低了64.65%,延迟功耗面积积平均降低了65.07%。     

3DNoC关键通信部件容错方法研究综述

三维片上网络通过硅通孔（Through Silicon Via,TSV）将多层芯片进行堆叠,具有集成密度大,通信效率高等特点,是片上多核系统的主流通信架构。然而,工艺偏差及物理缺陷所引发的错误和TSV良率较低等因素,使得三维片上网络面临严重的故障问题。为保证通信效率,对三维片上网络关键通信部件进行容错设计必不可少。本文针对三维片上网络关键通信部件———路由器和TSV的故障和容错相关问题,从容错必要性、国内外研究现状、未来的研究方向和关键问题、以及拟提出的相关解决方案四个方面,展开深入探讨。为提高片上网络可靠性、保证系统高效通信提供一体化的解决方案。