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本文设计了用于千兆以太网基带铜缆接收器均衡的甚高频自适应连续时间Gm-C二阶带通滤波器。基于最陡梯度下降算法，带通滤波器的零点在57－340MHz的频率范围内可以自适应地调节，中心频率为1.278GHz。通过外接电阻伺服环路，滤波器中跨导转换器的跨导值不受工艺偏差和温度变化的影响，采用CSMC－HJ0.6μm CMOS工艺器件模型，用Cadence Spectres仿真器仿真了设计的自适应滤波器电路，仿真结果验证了设计原理和设计的电路。系统的最长学习时间为880个参考时钟周期。 相似文献
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洪志良 《固体电子学研究与进展》1996,16(1):9-16
国际固体电路年会是全球范围集成电路领域最重要学术会议，现摘要介绍１９９５年第３８届国际固体电路年会的内容。着重介绍集成电路新技术，新发展。 相似文献
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Ａ／Ｄ变换器系列讲座（三）梳状抽频滤波器和数字低通滤波器洪志良（复旦大学， 电子工程系，上海，２００４３３）１引言上一讲我们介绍了过采样Ｄ变换是目前实现高精度Ａ／Ｄ变换器的重要手段［１～３］。由于过采样调制器的高密度数据不仅带有高频采样时钟的干扰，而... 相似文献
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介绍了一种相位开关型分频器电路的噪声分析方法。这种方法基于频率综合器的频域模型,能比较准确地预测分频器的相位噪声和它对整个频率综合器相位噪声的影响。分频器电路采用0.18μm CM O S工艺设计,用于W CDM A通讯系统中。在分析过程中,针对此电路的相位开关结构,提出了一些改进其噪声性能的方法。最后用仿真结果进行分析验证,仿真结果和理论相符合。 相似文献
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介绍了一种高速7位DAC的设计及芯片测试结果,该DAC选取高5位单位电流源,低2位二进制电流源的分段结构。考虑了电流源匹配、毛刺降低以及版图中误差补偿等方面的问题来优化电路。流片采用0.35μmChartered双层多晶四层金属工艺,测试结果表明在20 MH z的采样频率下,微分非线性度和积分非线性度分别小于±0.2 LSB和±0.35 LSB。该DAC的满幅建立时间是20 ns,芯片面积为0.17 mm×0.23 mm。电源电压为3.3 V,功耗为3 mW。 相似文献
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设计了一种适用于无线窄带射频接收系统的带通Σ-Δ调制器,并将其成功集成于一个无线射频收发芯片之中.该调制器采用0.35 μm CMOS工艺实现,采用斩波-稳零,动态元件匹配,以及正交采样等技术,提高系统的信噪比,并解决通道间失配的问题.模拟结果表明,该电路在30 kHz带宽内,信噪比为83.4 dB,而两个通道消耗的总电流仅为1 mA. 相似文献
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