王勇峰：从神童到东软少帅

高大威猛的东北汉子王勇峰是一位颇具传奇色彩的人物。少年时代的他可称得上是位“神童”，13岁就考取了吉林大学少年班，1992年，20岁的他获得吉林大学人工智能专业硕士学位，随即加盟了东软股份。王勇峰在加盟东软后又成为“少年得志”的典型代表。在先后担任东软行业部长、技术副总经理、总经理等要职之后     

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs = 0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8 dB提高到74.0 dB,证明了该校准算法的有效性。     

基于CAN总线的车用交流发电机实时控制试验平台的研究

文章以PC机为核心，建立了一个在线的发电机数据采集与分析系统。在分析发电机数学模型和工况的基础上，提出了神经元PID控制的多功能电压调节器模型，并给出其学习算法和相应的程序设计流程．实验表明该方案可以实现在线控制。     

基于沃尔什函数的TIADC全数字校准算法

提出了一种校准时间交织模数转换器(TIADC)通道失配误差的全数字自适应后台算法。该算法利用沃尔什函数仅从TIADC的输出中调制产生伪杂散信号,可以重构出失配误差,并自适应地从TIADC输出中减去三个失配误差。所提出的技术的优势在于它只需要知道测量的输出信号和TIADC通道数,而无需任何其它信息,包括参考通道。同时针对算法(大多数调制算法)存在特殊频率点无法校准的问题,设计了一个频率判断模块,并通过一组低通滤波器和带通滤波器对特殊频率点进行额外杂散消除,克服了算法的局限性。仿真结果表明,所提技术能够有效消除通道失配误差,从而显著提高了TIADC系统性能。     

硬件木马技术研究进展

通常存在于应用软件、操作系统中的信息安全问题正在向硬件蔓延。硬件木马是集成电路芯片从研发设计、生产制造到封装测试的整个生命周期内被植入的恶意电路,一经诱发,将带来各种非预期的行为,造成重大危害。当前,SoC芯片大量复用IP核,意味着将有更多环节招致攻击;日益增长的芯片规模又使得硬件木马的检测变得更难、成本更高。因此,硬件木马的相关技术研究成为硬件安全领域的热点。介绍了硬件木马的概念、结构、植入途径和分类,对硬件木马的设计、检测和防御技术进行了分析、总结和发展趋势预测,着重分析了检测技术。     

折叠插值ADC边界效应的研究

基于折叠插值ADC的研究,改善了平均电阻网络造成的边界效应。采用环形平均电阻网络、边界阻值取为等效电阻的方法来解决边界效应,同时提出了一种新型的边界折叠器结构。该结构应用于第一级边界折叠结构,能有效补偿边界过零点偏移,得到趋于准确的边界过零点,提高了ADC性能。基于TSMC 0.18 μm CMOS工艺,在改善边界效应后对ADC进行仿真。结果表明,该ADC的ENOB为9.11 bit,SFDR为61.69 dB。     

一种用于前台校准的8位高线性度DAC

设计了一种用于12位折叠插值ADC前台校准的高线性度DAC。该DAC包括电流源、开关电路、译码电路和电流-电压转换器。电流-电压转换器采用带共模反馈和增益提高技术的运放,具有高的共模抑制比和高的输出线性度。电流源的版图设计中考虑了电流源匹配特性,提出了“V”型布局方案,有效抑制其梯度误差和对称误差,提高了DAC转换线性度。在TSMC 0.18 μm CMOS工艺下对DAC进行仿真。结果表明,当输入信号频率为4.101 5 MHz、采样频率为25 MHz时,DAC的有效位数达到7.97位。     

基于gm/Id方法的Pipelined-SAR ADC高性能余量放大器设计

基于gm/Id查找表方法,设计了一种用于14位100 MS/s流水线逐次逼近寄存器模数转换器(Pipelined-SAR ADC)的余量放大器。该余量放大器采用高增益宽带宽的增益自举运算放大器(OTA)结构。该方法通过lookup函数查找器件直流工作点,克服了传统方法对短沟道器件参数无法准确设计的问题。通过迭代算法来选择核心器件的gm/Id,使电路在满足性能要求的同时实现功耗的优化设计,且具有很好的工艺移植性。基于SMIC 55 nm CMOS工艺,对设计的OTA性能进行了仿真验证,实现了在92 dB直流增益、180 MHz闭环-3 dB带宽、1.44 mV_rms噪声等多维约束条件下电路功耗为1.9 mW的最优化设计。     

适用于TIADC的高精度时间失配误差校准算法

设计了一种适用于TIADC的高精度时间失配误差校准算法。基于相邻通道信号互相关原理,对相邻通道的输出信号作相关运算来估计时间失配误差,再利用基于泰勒级数展开的高阶误差校准方法进行误差校正。误差估计模块与校准模块构成一个反馈环路,可以实现误差的实时跟踪和校正。校准算法行为级仿真结果表明,在12位1 GHz四通道的TIADC中,当输入信号归一化频率f_in/f_s=0.477 1时,校准后系统的ENOB提高到11.85位,SNR提高了43 dB以上,校准效果明显。相比已有的校准算法,该校准算法具有更高的校准精度,不受通道数的限制,结构更简单,且在整个奈奎斯特频率范围内都适用,非常适合工程应用。     

基于参考信号注入的TIADC时间失配校准算法

提出了一种基于参考信号注入的TIADC时间失配后台校准算法。该校准算法统计通道间的参考信号过零点个数,比较相邻2个峰值的大小,计算得出误差系数,并将该误差系数反馈回时钟采样控制单元进行校正。采用Simulink软件建立12位5通道TIADC模型,仿真结果表明,当fin/fs≈0.040 3时,有效位数从8.1位提升到11.8位,验证了算法的可行性。算法中的时间失配误差提取与TIADC分开,并行处理,保证了输入信号在整个奈奎斯特频率范围内不受影响。该校准算法消耗资源少,易于硬件实现。