栅耦合型静电泄放保护结构设计

提出了一种新型栅耦合型静电泄放(ESD)保护器件——压焊块电容栅耦合型保护管.该结构不仅解决了原有栅耦合型结构对特定ESD冲击不能及时响应的问题，而且节省了版图面积，提高了ESD失效电压.0.5 μm标准互补型金属氧化物半导体工艺流片测试结果表明，该结构人体模型ESD失效电压超过8 kV.给出了栅耦合型ESD保护结构中ESD检测结构的设计方法，能够精确计算检测结构中电容和电阻的取值. 关键词： 静电泄放 栅耦合 金属氧化物半导体场效应管 压焊块电容     

新型高速低功耗显式脉冲触发器电路设计

提出了两种新型脉冲触发器结构--EXPAND触发器和EXPAND-TG触发器.同传统结构相比,新结构一方面通过减小中间节点电容提高电路亢放电速度,另一方面通过消除信号竞争避免直流短路电流对电路速度和功耗的影响.同其他文献报道的结构相比,新结构在功耗和速度上均有明显的改进.     

改进的适用于GSM的单环过采样调制器

传统的前馈结构由于在量化器前存在复杂的加法器因而会造成性能受限。本文给出了一个改进的四阶一位过采样调制器, 它采用了简单的加法器和延时输入前馈通路,从而降低了调制器的时序需求同时实现低失真。调制器由0.35微米工艺流片,完成了92.8dB的信号噪声失真比和101dB的动态范围,信号带宽100kHz,在3.3V电源电压下,消耗8.6mW。本调制器的性能满足GSM系统的需求。     

新型薄栅氧混合电压I/O缓冲器

This paper presents a novel mixed-voltage I/O buffer without an extra dual-oxide CMOS process.This mixed-voltage I/O buffer with a simplified circuit scheme can overcome the problems of leakage current and gateoxide reliability that the conventional CMOS I/O buffer has.The design is realized in a 0.13-μm CMOS process and the simulation results show a good performance increased by ～34% with respect to the product of power consumption and speed.     

对数跳跃加法器的静态CMOS实现

介绍了一种32位对数跳跃加法器结构.该结构采用EL M超前进位加法器代替进位跳跃结构中的组内串行加法器,同EL M相比节约了30 %的硬件开销.面向该算法,重点对关键单元进行了晶体管级的电路设计.其中的进位结合结构利用L ing算法,采用支路线或电路结构对伪进位产生逻辑进行优化;求和逻辑的设计利用传输管结构,用一级逻辑门实现“与-异或”功能;1.0 μm CMOS工艺实现的32位对数跳跃加法器面积为0 .6 2 mm2 ,采用1μm和0 .2 5 μm工艺参数的关键路径延迟分别为6 ns和0 .8ns,在10 0 MHz下功耗分别为2 3和5 .2 m W.     

带主从式T/H电路的折叠插值A/D转换器

提出了一种主从式T/H电路,有效解决了折叠ADC预处理器限制输入信号带宽的问题,使预处理电路速度及稳定性得到大幅度改善;同时该T/H结构使用内部差分误差补偿技术,在高采样率情况下保持良好的精度,有效抑制了电荷注入、时钟馈通等问题.在1 .2 μm SPDM标准数字CMOS工艺条件下,实现6 bit CMOS折叠、电流插值A/D转换器.仿真结果:采样频率为2 5 0 Ms/s时,功耗小于30 0 m W,输入信号带宽约80 MHz,输入模拟信号和二进制输出码输出之间延迟为2 .5个时钟周期     

一种低抖动、宽调节范围的带宽自适应CMOS锁相环

提出了一种低抖动、宽调节范围的带宽自适应CMOS锁相环.由于环路带宽可根据输入频率进行自动调节,电路性能可在整个工作频率范围内得到优化.为了进一步提高电路的抖动特性,在电荷泵电路中采用匹配技术,并在压控振荡器中应用电压-电压转换电路以减小压控振荡器的增益.芯片采用SMIC 0.35μm CMOS工艺加工.测试结果表明该锁相环电路可在200MHz～1.1GHz的输出频率范围内保持良好的抖动性能.     

一种快捕获宽调节范围的锁相环

提出了一种快捕获,低抖动,宽调节范围的增益自适应锁相环的设计.在这个方案中,采用了双边触发的鉴频鉴相器(dual-edge-triggered phase frequency detector)和自调节压控振荡器(self-regulated voltage controlled oscillator)并进行了详细的分析.芯片的加工工艺是0.5μm 1P3M CMOS标准数字逻辑工艺.测试结果表明输入频率变化在捕获范围的37%时,捕获时间为150ns;输出频率为640MHz时,均方根抖动为39ps.     

Low-parasitic ESD protection strategy for RF ICs in 0.35μm CMOS process

A systemic and comprehensive ESD-induced parasitic model is presented in this paper, which is used to analyse the parasitic influences of electrostatic discharge (ESD) protection circuits on the performance of radio frequency applications. A novel low-parasitic ESD protection structure is made in a 0.35\mum 1P3M silicide CMOS process. The measured results show that this novel structure has a low parasitic capacitance about 310fF and a low leakage current about 12.2nA with a suitable ESD robustness target about 5kV human body model.     

对数跳跃加法器的算法及结构设计

本文介绍一种新型加法器结构——对数跳跃加法器,该结构结合进位跳跃加法器和树形超前进位加法器算法,将跳跃进位分组内的进位链改成二叉树形超前进位结构,组内的路径延迟同操作数长度呈对数关系,因而结合了传统进位跳跃结构面积小、功耗低的特点和ELM树形CLA在速度方面的优势.在结构设计中应用Ling's算法设计进位结合结构,在不增加关键路径延迟的前提下,将初始进位嵌入到进位链.32位对数跳跃加法器的最大扇出为5,关键路径为8级逻辑门延迟,结构规整,易于集成.spectre电路仿真结果表明,在0.25μmCMOS工艺下,32位加法器的关键路径延迟为760ps,100MHz工作频率下功耗为5.2mW.