基于改进cordic算法的NCO设计

提出了一种改进cordic(coordinate rotation digital compute,坐标数字旋转)算法,用于实现NCO(数控振荡器)的设计。该算法能够预先确定所有迭代的旋转方向,相对于传统cordic算法,减少了硬件资源消耗。采用Altra公司CycloneII系列芯片EP2C5AF256A7进行FPGA验证,结果符合设计要求。     

0．8μm SOI CMOS技术及电路研制

SOI CMOS技术在一些特殊应用领域中有着体硅无法比拟的优势文中叙述采用SIMOX材料和0.8μm SOI CMOS工艺加固技术成功研制出抗辐射性能较好的器件和电路,并且给出了SOI CMOS器件的特性随辐照总剂量的变化关系,试验电路通过了总剂量500 Krad(Si)钴60γ射线辐照实验。     

关于VLSIMOS工艺技术的比较:第Ⅰ部分

本文详细参考了从基本的工艺和电路设计考虑出发所受到的区限,对VLSI半导体工艺提出比较。主要讨论的内容有单晶硅衬底和绝缘衬底上的单沟MOS工艺及CMOS工艺。从制造工艺的观点来看,似乎有点是在PMOS、NMOS和CMOS三种工艺途径中进行选择。然而,就电路设计的许多类型来说,清楚地说明了CMOS工艺是最佳工艺。通过利用绝缘体上硅CMOS工艺得到了进一步改进,结论是这种工艺在VLSI时代将占有重要地位。     

一种4-Mb高速低功耗CMOS SRAM的设计

高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战.本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM).它采用0.25μm CMOS标准工艺和传统的六管单元.文章分析了影响存储器速度和功耗的原因,重点讨论了存储器的总体结构、灵敏放大器及位线电路.通过系统优化,达到15ns的存取时间.     

一种适合于SoC集成的UART核的设计实现

文章主要介绍一个通用异步接收器／发送器（UART）核的设计。按串行通信协议进行设计，具有模块化、兼容性和可配置性，适合于SoC（System—on—a—Chip）应用。仿真结果表明该核满足收发要求，功能正确；在RTL级充分考虑了资源共享，实现了对电路的优化。该IP核已用于一款16位定点DSP芯片的设计中。     

基于改进CORDIC算法的DDS设计

CORDIC算法由于其高速度和高精度而被广泛应用于直接数字频率合成器(DDS)等数字通信电路领域.在传统CORDIC算法的基础上,对CORDIC算法进行改进,减小了传统CORDIC算法所需的ROM空间,提高了电路运行速度;完成了DDS电路的设计.采用Altera公司Cyclone Ⅱ系列芯片EP2C5AF256A7进行FPGA验证,资源得到了节省.     

一种32位浮点DSP中的串行通信口的设计

简要介绍串行通信口芯片的接口、功能,详细讨论了串行通信口的系统级、行为级、RTL级的设计过程,并在RTL级设计中提出了几种实现资源共享的方法,精简了系统设计结构,有效地减小了芯片的面积.     

M2147NMOS高速4K静态RAM片选自动控制功耗下降特点

本文讨论了M2147静态存贮器利用片选输入信号自动控制芯片功耗下降的工作原理及由此引起的时间滞后问题。由于电路设计使用了补偿技术,改善了片选取数时间,通过调整零阀值器件开启电压提高了电路性能。本文提出通过进一步改进该电路设计,速度补偿效果会更好。     

一种用于锁相环快速锁定的动态鉴频鉴相器

设计了一种用于电荷泵锁相(CPPLL)快速锁定的动态鉴频鉴相器(PFD).该PFD采用传统结构,利用开关延时动态D触发器预充电,复位时间内输入时钟边沿未发生丢失,有效地消除了盲区.基于TSMC 0.18μm CMOS工艺,用Cadence Spectre对其进行仿真验证.结果显示,采用新型PFD的锁相环,其锁定速度提高40.3%,频率范围达1 MHz～2 GHz.     

深亚微米CMOS IC全芯片ESD保护技术

CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。