超高频功率晶体管金属栅格电极结构的研究

本文提出一种提高晶体管发射区条长有效率的简单而有效的技术——自对准铂硅栅格电极结构。其特点是制造简单、通用性强、在不增加生产工艺难度的情况下就能够显著地提高晶体管的最大输出功率和功率增益。经在3DA200系列超高频中功率晶体管制造中进行试验,在不改变原生产用的版图和工艺的情况下,只在制造过程的中间加入制造铂硅栅格电极这步工艺就能把最大输出功率和额定功率下的功率增益提高为原来的1.5～2倍。同时本文也给出了发射区条长有效率的简明理论分析,所得公式和图表可以用来简单直接地计算出发射区条长有效率,从而根据有效率的改善来决定应取的铂硅栅格的薄层电阻率。     

基于AHB总线的SD/SDHC/MMC控制器设计

在分析了SD卡传输协议的基础上,给出了一种SD卡控制器设计方案.其特点是采用了高速的AHB接口和特殊的DMA传输方式,因此可应用于高速实时数据流的处理.该设计已通过FPGA验证并达到了设计目标.     

WT3DG系列宽温区晶体管：一种BSIT的改进型器件

利用BSIT电流放大系数具有负温度系数的特点,结合目前我国半导体工艺水平研制的改进型BSIT——WT3DG系列宽温区硅高频小功率晶体管,具有良好的电性能和温度特性。是工作在-65～200℃温度范围内电子仪器的理想器件。     

沟道基区晶体管

本文报导了一类新的晶体管-沟道基区晶体管(CBT)的实验研究和初步理论分析结果。这种晶体管在原理上同时含有双极晶体管和常闭型结型场效应晶体管的成份,其突出优点是电流增益随温度的变化和小电流区电流增益随电流的变化都远比双极晶体管小。     

基于ARM的便携式晶体管参数测量平台研制

介绍一种晶体管参数测量平台的方案．给出硬件组成和软件流程。使用ARM处理器及WinCE系统作为软硬件基础,以S3C2410为核心控制电路,利用12位D／A模块TLV5618产生稳定的控制电压、10位A／D模块TLC1543完成电压测量。将晶体管参数测量平台与单片机及传统示波器测量平台做了比较,其测量精度高于示波器,并且在对数据的分析处理能力及速度上ARM优于单片机,结果表明该系统性能可靠、速度快、精度高且便携。     

码速调整设计

正码速调整设备的作用是把标称速率相同,但瞬时速率不同的m个异步数字流,分别调整到比其自身稍高的同一速率上,使之变成相互同步的m个数字流,以便同步复接。因此对于每个异步支路都要配备一个码速调整设备。一、码速调整原理正码速调整设备主要由N级缓冲存储器及其控制部件构成。其中N级缓冲存储器的写入时钟就是支路时钟f_l,N级缓冲存储器的读出时钟就是同步时钟cl_T。两者保持下述关系:     

Design of electron wave filters in monolayer graphene with velocity modulations

We compare the transport properties of electrons in monolayer graphene by modulating the Fermi velocity inside the barrier. A critical transmission angle is found only when the Fermi velocity in the barriers is larger than the one outside the barriers. It is shown that the transmission exhibits periodicity with the incident angle below the critical transmission angle, and attenuates exponentially in the opposite situation. For both situations, peak splitting occurs in the transmission as the number of the velocity barriers increases, and the characteristics of the transmission suggest an interesting application of an excellent band-pass filter. The dependence of the conductance on the Fermi energy through an identical velocity- modulation structure differs wildly with different Fermi velocities of the barrier. The counterpart of the peak splitting is the sharp oscillations in the conductance profile. Furthermore, some oscillations for the multiple barriers are so sharp that the structure may be used as an excellent sensor.     

低功耗、高性能多米诺电路电荷自补偿技术

提出了一种电荷自补偿技术来降低多米诺电路的功耗,并提高了电路的性能.采用电荷自补偿技术设计了具有不同下拉网络(PDN)和上拉网络(PUN)的多米诺电路,并分别基于65,45和32nm BSIM4 SPICE模型进行了HSPICE仿真.仿真结果表明,电荷自补偿技术在降低电路功耗的同时,提高了电路的性能.与常规多米诺电路技术相比,采用电路自补偿技术的电路的功耗延迟积(PDP)的改进率可达42.37%.此外,以45nm Zipper CMOS全加器为例重点介绍了功耗分布法,从而优化了自补偿路径,达到了功耗最小化的目的.最后,系统分析了补偿通路中晶体管宽长比,电路输入矢量等多方面因素对补偿通路的影响.     

45nm工艺pn混合下拉网络多米诺异或门设计

提出了一种pn混合下拉网络技术,即在多米诺门的下拉网络中混合使用pMOS管和nMOS管来降低电路的功耗并提高电路的性能.首先,应用此技术设计了多米诺异或门,与标准的n型多米诺异或门相比,新型异或门的静态功耗和动态功耗分别减小了 46%和3%.然后,在此技术的基础上,综合应用多电源电压技术和双阈值技术设计了功耗更低的多米诺异或门,与标准的n型多米诺异或门相比,静态功耗和动态功耗分别减小了82%和21%.最后分析并确定了4种多米诺异或门的最小漏电流状态和交流噪声容限.     

亚65nm工艺新型p结构多米诺与门设计

利用休眠晶体管、多阈值和SEFG技术(源跟随求值门技术),设计了一种新型的p结构多米诺与门.HSPICE仿真结果表明,在相同的时间延迟下,与标准双阈值多米诺与门、标准低阈值多米诺与门和SEFG结构相比,提出的新型多米诺与门的漏电流分别减小了43%,62%和67%,噪声容限分别增大了3.4%,23.6%和13.7%.从而有效地解决了亚65nm工艺下多米诺与门存在的漏电流过大,易受干扰的问题.分析并得到了不同结构的休眠多米诺与门的漏电流最低的输入矢量和时钟状态.