Viterbi译码器的硬件实现

介绍了一种Vkerbi译码器的硬件实现方法。设计的基于硬判决的Viterbi译码器具有约束长度长（9)、译码深度深（64)的特点。为了兼顾硬件资源与电路性能两个方面，在设计中使用了4个ACS单元，并根据Xilinx Virtex系列FPGA的结构特点．利用FPGA内部的BlockRAM保存汉明距离和幸存路径，提高了译码速度。     

用边界元法提取VLSI版图电阻

介绍了ＶＬＳＩ版图验证中电阻提取的基本原理和主要方法，给出了一种新颖的基于边界元法的电阻提取算法。该算法采用变节点单元，较好地解决了实际问题中经常出现的角点问题。通过应用该算法对几个实例进行提取，证明使用本文的算法不仅在精度上而且在占用ＣＰＵ时间上都取得了令人满意的效果     

一种低延迟的可扩展调度算法

提出了一种基于阈值的分布式迭代算法。与现有算法不同的是,该算法针对可扩展网络交换调度结构的特点,为处于最高优先级的调度器安排了2次迭代,第1次迭代用阈值方法找出一些较长的VOQ（虚拟输出队列）,并在最高优先级时隙之前的一个时隙完成,以缩短信号的处理时间。仿真结果表明,该算法与现有算法相比,在大流量的uniform流量模式下,延时性能和吞吐率获得了明显的提高。同时,该算法的硬件代价小,有效地实现了性能和复杂度的良好折中。     

(2,1,7)维特比译码器结构优化设计与实现

对于维特比译码器设计与实现时速度的制约问题,通过优化加、比、选各单元模块结构,采用模归一化路径度量值和全并行的ACS结构,简化了ACS硬件实现的复杂度并极大地提高了运算速度,为了提高数据吞吐率,幸存路径存储与回溯单元使用4块SRAM优化数据的存储、回溯和译码。利用TSMC0.18逻辑工艺,实现了一种回溯度为64、3bit软判决的(2,1,7)维特比译码器,在1.98V,125℃操作环境下,使用DesignCompiler逻辑综合后静态时序分析,显示数据最大吞吐率为215Mb/s,Astro自动布局布线后的译码器芯片内核面积为1.56mm2,功耗约为103mW。     

CCD摄像机与条码识别技术

<正> 条码技术是在计算机应用实践中产生和发展起来的一种自动识别技术。由于其输入速度快、准确度高、成本低、可靠性强,因而发展十分迅速,现已被世界各国,特别是经济发达国家所接受,在商品流通领域,生产自动化管理,交通运输、仓储自动化、医疗卫生、邮电通讯、图书文献管理、办公自动化等方面得到了广泛应用,有利地推动了生产领域和流通领域相辅相成地发展。条形码识别的关键设备是条码阅读器。在     

基于边界元法的二维VLSI版图电容提取

提出了一种用边界元法计算ＶＬＳＩ版图电容的方法，通过求解二维拉普拉斯方程，直接得到版图中各种类型的电容的值。该方法提取数据准确简单，占用内存少，计算效率高，且有较高的精度。用该方法对几种典型的ＶＬＳＩ版图电容进行提取，均取得较好的结果。     

A 6.25 Gbps CMOS 10 B/8 B decoder with pipelined architecture

A fully pipelined 10 B/8 B decoder is presented with shorter critical path than before,and so its speed is improved greatly.Based on the proposed architecture,a 10 B/8 B decoder is implemented based on standard cells in 0.18μm CMOS technology with a core area of 375×375μm~2.Measurement results show that the decoder works well and its speed can be up to 6.25 Gbps.At a 1.8 V power supply,the total power consumption is 21.6 mW during 6.25 Gbps operation and the peak-to-peak jitter in the eye diagram is 177.8 ps.     

片上网络中降低信号串扰的方法

NOC（片上网络）的体系结构解决了SOC（片上系统）在大规模集成IP核时面临的一些难题,但其串扰问题对电路性能的影响也越来越明显。基于DSM（深亚微米）下的总线模型,分析了信号串扰引起的总线延时问题,同时比较了3种减小总线串扰的编码方案。并采用0．13μmCMOS工艺对性能较优的DAP编码方案进行了电路仿真,得到了不同长度和宽度下的总线延时。结果表明,采用减少信号串扰的编码方法可以有效地降低总线的串扰,减少信号延时,这一效果当总线较宽或走线较长时尤其明显,同时也证明了0．13μmCMOS工艺下电路仿真结果与理论计算结果的一致性。     

前向纠错技术在高速PON中的应用研究

介绍了FEC（前向纠错）技术在PON（无源光网络）中的应用方式,分析了高速PON对FEC的要求,研究了适用于高速PON的FEC码型。通过分析常用RS和BCH等单码的误码率、码长和冗余度等性能,提出了适用于高速PON的FEC方案,并对实现原理和硬件复杂度进行了分析,用Verilog语言实现了该方案。仿真和分析结果表明,采用RS（255,223）码可以满足高速PON的应用需求,对其关键电路采用并行处理的方法完全可以实现10Gbit／s的速率。     

输入队列交换的公平可扩展调度系统

提出了一种基于输入队列交换的公平可扩展网络调度系统FSSA.通过将若干个容量较小的调度器合理连接并使其协同工作,构成多端口大容量网络交换调度系统,解决了单个调度器容量和端口数受集成电路工艺限制的问题.FSSA不仅速度高、规模可扩展而且易于硬件实现.环型连接、管线工作及公平调度技术的采用使FSSA在性能方面得到了进一步优化.仿真结果显示,FSSA的性能可与基于iSLIP、DSRR等算法的单片调度器相比拟,尤其在流量较大时,FSSA的性能明显优于单调度器性能.