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1.
本文中介绍的10G以太网MAC控制器IP应用于高性能DSP运行过程中核内产生的大量实时数据的导出,用于远程系统联调。采用了与千兆以太网相同的外形接口,兼容千兆以太网帧格式。10GMAC控制器通过采用4通道32比特并行数据处理,使用156.25Mhz工作频率以及DDR(双边沿)采样方式,获得了10倍于千兆网的带宽。控制器预留可选择的XGMII接口和GMII接口,向下兼容5Gbps、2.5Gbps和1Gbps传输速率,集成了丰富的AMBA总线接口(AXI、APB),满足DMA传输以及对控制器中各配置和状态寄存器(CSR)空间的访问。  相似文献   
2.
本文介绍了基于RapidIO通信协议的64b/67b编码技术以及67b码组的概念,并针对码组边界的锁定难题提出了一种易于实现的逻辑设计,该设计实现了将由底层Serdes接收到的乱序67bit数据重新组合,从而锁定正确的67bit数据边界的功能。使用verilog硬件描述语言实现设计,硬件功能通过仿真编译工具验证。  相似文献   
3.
本文介绍了针对高性能DSP的Rapid IO控制器IP应用及集成。该控制器IP支持Rapid IO标准协议版本2.2,包含完整的三层体系结构及应用层接口逻辑。控制器IP配置总线和数据总线采用标准的AMBA总线接口,向用户开放多个可配置的Master和Slave端口。  相似文献   
4.
非阻塞Cache是指Cache在等待预取数据返回时,还能继续提供指令和数据.首先分析了多线程非阻塞Cache的处理器需求,然后提出其时序要求和一种实现方案.利用SystemVerilog对该方案进行RTL级建模和性能评估.仿真结果表明,该方案可以很好地应用于多线程、乱序执行处理器的指令引擎设计之中.  相似文献   
5.
本文介绍了一种基于ALU运算单元的译码器分配电路硬件设计,利用verilog硬件描述语言实现整体设计,并利用仿真编译工具对硬件功能进行验证.该译码分配电路实现了对ALU指令行进行逻辑解析,译成各个控制字,控制ALU指令的执行.  相似文献   
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