10 Gbps LDPC编码器的FPGA设计

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。     

不含小环的低密度校验码的代数构造方法

该文提出了一种构造不含小环的规则低密度校验(LDPC)码的代数方法,使用这种方法可以构造出最小环长为8的规则LDPC码．仿真结果显示,在AWGN信道中其性能优于随机构造的规则LDPC码．     

一种基于递归MSK的LDPC码设计准则

本文首先给出了基于MSK的LDPC码串行级联系统的模型,叙述了MSK的两种实现结构,分析了基于递归连续相位编码器(RCPE)MSK中的错误相关性和级联Tanner图中的环特性;最后,提出了一种LDPC码设计准则,在该准则下,基于递归MSK的LDPC码串行级联系统可以不采用交织器。仿真性能表明这种设计准则可以减小递归MSK中的错误相关性对性能的影响。     

H.264/AVC中二进制算术编码的分析与研究

算术编码是一种高效的熵编码方法，已经广泛应用于图像和视频编码中。文中简述了算术编码的基本原理，介绍了可行的算术编码算法，详细分析了H．264／AVC的CABAC中采用的自适应二进制算术编码的算法并对其性能进行了测试。     

LDPC卷积码的快速收敛译码

采用串行消息传递策略,文中提出了LDPC卷积码的一种改进的流水线式译码器.分析和仿真结果均表明改进的译码器在不增加单个处理器计算复杂度的前提下,仅通过改变消息传递方式就能够大大加速译码收敛速率,与原译码器相比大约可以节省一半的处理器.