串扰约束下超深亚微米顶层互连线性能的优化设计

优化顶层互连线性能已成为超深亚微米片上系统(SOC)设计的关键.本文提出了适用于多个工艺节点的串扰约束下顶层互连线性能的优化方法.该方法由基于分布RLC连线模型的延迟串扰解析公式所推得.通过HSPICE仿真验证,对当前主流工艺(90nm),此优化方法可令与芯片边长等长的顶层互连线(23.9mm)的延时减小到182ps,数据总线带宽达到1.43 GHz/ μ m,近邻连线峰值串扰电压控制在0.096V_dd左右.通过由本方法所确定的各工艺节点下的截面参数和性能指标,可合理预测未来超深亚微米工艺条件下顶层互连线优化设计的发展趋势.     

基于一种NAND闪存页缓存器设计的C/F读取算法研究

为减小共源线噪声对NAND闪存读可靠性的影响,设计了一种可实现C/F（Coarse/Fine）读取操作的页缓存器电路,并设计实现了适用于此电路的C/F读取算法,显著减小了共源线噪声.该算法通过两次子读感应读取存储单元,在第一次子读感应中分辨出阈值电压较低的存储单元并标记在页缓存器中,使其不再进行第二次子读感应,从而减小共源线噪声引起的阈值偏移.电路仿真计算表明,该支持C/F读取算法的页缓存器结构能够减小阈值偏移至少495.6mV,有效提高了NAND闪存读操作的精确性.     

用EMODL实现的高速低功耗流水线乘法器

实现快速、低功耗以及节省面积的乘法器对高性能微处理器 (例如 DSP和 RISC)而言是至关重要的。文中详尽论述了新型的增强型多输出多米诺逻辑 ( EMODL)及其 n-MOS赋值树的尺寸优化方法 ,并用它实现了高速低功耗 2 0× 2 0 bit流水线乘法器。最后 ,通过 HSPICE仿真 ,确认了该乘法器结构的优越性 :流水线等待时间小 ( 2倍于系统时钟 )、运算速度高 ( 10 0 MOPS)以及低功耗 ( 2 3 .94m W)     

一种用于NAND闪存的奇偶位线块编程补偿算法

为改善数据保持干扰和编程干扰对NAND闪存可靠性的影响,提出了一种新的奇偶位线块编程补偿算法。该算法利用编程干扰效应来补偿由数据保持引起的阈值漂移,修复NAND闪存因数据保持产生的误码,提高了NAND闪存的可靠性。将该算法应用于编程擦除次数为3k次的1x-nm MLC NAND闪存。实验结果表明,在数据保持时间为1年的条件下,与传统奇偶交叉编程算法相比,采用该补偿算法的NAND闪存的误码降低了93%;与读串扰恢复算法相比,采用该补偿算法的NAND闪存的误码下降了38%。     

异步组合电路网表优化的研究

根据异步组合电路的特点，本章在传统的工艺映射算法的分解和覆盖两个步骤之间引进了新的一步-“延时再优化”，采用NAND3-Rotation的方法实现，对分解后网表的平均延时进行优化.在标准测试电路上的测试结果表明引进延时再优化能给异步电路的平均延时带来6～25%的改进。     

一种适用于3D NAND闪存的分布式功率级LDO设计

由于3D NAND闪存芯片面积较大,其电源分布网络庞大、复杂,既需要满足多个块(block)并行读写时所需的600 mA峰值电流要求,也需要满足芯片在待机状态下的低功耗要求-针对以上问题,设计了一种为3D NAND闪存芯片进行供电的无片外电容的分布式功率级LDO电路.通过设计Active和Standby两种工作模式下的...     

一体化电网运行智能系统的源端维护技术

本文对一体化电网运行智能系统的源端维护技术进行了简单的介绍,该技术是利用的网络防火墙和隔离传输技术,通过利用前后端网络物理隔离、业务网络分层、网络数据中心等形式,构建一种全新的网络构架,并且在运行的过程中,运行的效率也相应的有所提升.利用这样的形式,有效的解决了一体化电网运行智能系统的源端维护技术系统中,数据之间相互融合等带来的问题,同时利用网络通信的形式,不仅仅对其工作效率有所提高,也提升了安全性能,为一体化电网的运行的,提供了相对稳定、安全的运行平台.     

MOS电荷泵上升时间模型的建立

在 Dickson模型的基础上 ,通过对电荷泵模型的动态分析 ,推导了 MOS电荷泵的上升时间模型。并根据 MOS电荷泵实际工作情况 ,加入了衬偏效应及寄生电容等参数 ,使模型更符合实际情况。经 SPICE模拟验证 ,新模型更加符合实际 MOS电荷泵工作情况。     

MPEG-4中运动估值的低功耗VLSI设计

提出了一种适用于 MPEG-4标准的运动估值模块的低功耗 VLSI设计 ,它可以有效地支持包括全搜索块匹配算法及快速算法在内的四种 ME算法。通过考虑合理的数据流映射来减小访存带宽 ,处理单元内部进行比较以提早结束计算 ,以及用低功耗全加单元优化关键模块 ,在系统级、结构级和电路级实现低功耗性能 ,并给出了仿真结果。     

A high efficiency all-PMOS charge pump for 3D NAND flash memory

For 3D vertical NAND flash memory, the charge pump output load is much larger than that of the planar NAND, resulting in the performance degradation of the conventional Dickson charge pump. Therefore, a novel all PMOS charge pump with high voltage boosting efficiency, large driving capability and high power efficiency for 3D V-NAND has been proposed. In this circuit, the Pelliconi structure is used to enhance the driving capability, two auxiliary substrate bias PMOS transistors are added to mitigate the body effect, and the degradation of the output voltage and boost efficiency caused by the threshold voltage drop is eliminated by dynamic gate control structure. Simulated results show that the proposed charge pump circuit can achieve the maximum boost efficiency of 86% and power efficiency of 50%. The output voltage of the proposed 9 stages charge pump can exceed 2 V under 2 MHz clock frequency in 2X nm 3D V-NAND technology. Our results provide guidance for the peripheral circuit design of high density 3D V-NAND integration.