基于深空通信的级联码译码器实现

利用现场可编程门阵列（FPGA,Field Programmable Gate Array）实现了一种基于深空通信的级联码结构。该级联码包括内码和外码,内码是基于全并行的软判决Viterbi译码器结构,用来纠正随机错误,结合帧同步技术完成解交织,然后进行外码里德-所罗门码（RS codes,Reed-solomon codes）译码,纠正突发错误,实现级联码译码。通过实际硬件测试,在满足系统误码率要求的前提下,使用该级联码译码器能够降低发射功率或减少天线尺寸,对降低系统成本及提高系统性能具有非常重要的作用。     

高级在轨系统中的RS(255,223)译码器的设计

在差错控制域中RS(255,223)码是一种性能优异的线性分组循环码,具有很强的随机错误和突发错误的纠错能力.设计中运用FPGA技术,使用Verlog HDL硬件设计语言实现高级在轨系统(AOS)中的RS译码器,着重介绍了RS译码器中改进结构的关键方程求解算法(uiBM),与目前广泛使用的无逆Berlekamp-Mas...