一种改进的测试芯片的设计方法

集成电路制造技术的不断进步,给缺陷定位带来巨大的挑战。传统的测试芯片和现有的可寻址的方法都无法满足当前缺陷快速准确定位的要求。本文提出了一种改进的可寻址测试芯片的设计方法:每个测试结构采用四端法连接以及单一的NMOS晶体管作为开关电路,以保证电性测量结果精确、电路设计的简洁以及面积利用率的进一步优化;并利用开关电路增加少量测试引脚,以方便物理缺陷定位的进行。该方法在110nm的CMOS工艺中得到应用。经过实际生产验证,实现了金属层断路等缺陷的定位,有效发现了该工艺中失效缺陷的成因,从而帮助实际的成品率实现快速提升。