超薄SiO2软击穿后I-V特性的饱和性质

利用电子速度饱和概念和比例差值方法（proportional difference operator, PDO）研究了超薄SiO2在第一次软击穿以后栅电流随着栅电压的变化所呈现的饱和性质. 实验证明了第一次软击穿以后栅电流随着栅电压变化的PDO谱峰位、峰高与电子在第一次软击穿通道中运动的饱和速度及饱和电流密度相关. 基于缺陷散射机制，得到的第一次软击穿通道的横截面积与文献报导的结果一致.     

利用直接隧穿弛豫谱技术对超薄栅MOS结构中栅缺陷的研究

给出了超薄栅MOS结构中直接隧穿弛豫谱(DTRS)技术的细节描述,同时在超薄栅氧化层(＜3nm)中给出了该技术的具体应用.通过该技术,超薄栅氧化层中明显的双峰现象被发现,这意味着在栅氧化层退化过程中存在着两种陷阱.更进一步的研究发现,直接隧穿应力下超薄栅氧化层(＜3nm)中的界面/氧化层陷阱的密度以及俘获截面小于FN 应力下厚氧化层(＞4nm)中界面/氧化层陷阱的密度和俘获截面,同时发现超薄氧化层中氧化层陷阱的矩心更靠近阳极界面.     

基于类渗流导电的超薄栅氧化层软击穿后的电流模拟

研究了超薄栅氧化层(≤3.0nm)软击穿(soft breakdown,SBD)后的栅电流和衬底电流特性.提出了一个基于类渗流导电的SBD后栅电流和衬底电流的解析公式--类渗流导电公式.该公式能够在较大的电压范围(-4～ 3V)模拟氧化层SBD后的栅电流和衬底电流的电流-电压特性,为超薄栅氧化层可靠性的研究提供了一个较为简便的公式.     

超薄栅n-MOSFETs热载流子寿命预测模型

对氧化层厚度为4和5nm的n-MOSFETs进行了沟道热载流子应力加速寿命实验,研究了饱和漏电流在热载流子应力下的退化.在饱和漏电流退化特性的基础上提出了电子流量模型,此模型适用于氧化层厚度为4 5nm或更薄的器件.     

基于类渗流导电的超薄栅氧化层软击穿后的电流模拟

研究了超薄栅氧化层(≤3.0nm)软击穿(soft breakdown,SBD)后的栅电流和衬底电流特性.提出了一个基于类渗流导电的SBD后栅电流和衬底电流的解析公式--类渗流导电公式.该公式能够在较大的电压范围(-4～+3V)模拟氧化层SBD后的栅电流和衬底电流的电流-电压特性,为超薄栅氧化层可靠性的研究提供了一个较为简便的公式.     

超薄SiO2软击穿后I-V特性的饱和性质

利用电子速度饱和概念和比例差值方法(proportional difference operator,PDO)研究了超薄SiO2在第一次软击穿以后栅电流随着栅电压的变化所呈现的饱和性质.实验证明了第一次软击穿以后栅电流随着栅电压变化的PDO谱峰位、峰高与电子在第一次软击穿通道中运动的饱和速度及饱和电流密度相关.基于缺陷散射机制,得到的第一次软击穿通道的横截面积与文献报导的结果一致.     

用于纳电子器件的超薄氮氧硅薄膜的软失效电导

研究了2.5nm超薄氮氧硅薄膜的软击穿电导特性. 统计实验结果表明，软失效电导和软失效时间与环境温度之间均遵从Arrhenius规则，而且软失效电导和软失效时间遵从一个反对称的规律. 它们源于同一个应力诱生缺陷导电机制.     

FN应力下超薄栅N-MOSFET失效的统计特征及寿命预测

通过对不同氧化层厚度的N-MOSFET在各种条件下加速寿命实验的研究,发现栅电压漂移符合Weibull分布.Weibull分布统计分析表明,5.0、7.0和9.0nm器件在27和105C下本征失效的形状因子相同,即本征失效的失效机制在高低温度下相同.非本征失效的比例随温度升高而增大.在此基础上得出平均寿命(t50)与加速电场E成指数关系,进而提出了器件的寿命预测方法.此方法可预测超薄栅N-MOSFET在FN应力下的寿命.     

利用直接隧穿弛豫谱技术对超薄栅MOS结构中栅缺陷的研究

给出了超薄栅MOS结构中直接隧穿弛豫谱(DTRS)技术的细节描述,同时在超薄栅氧化层(＜3nm)中给出了该技术的具体应用.通过该技术,超薄栅氧化层中明显的双峰现象被发现,这意味着在栅氧化层退化过程中存在着两种陷阱.更进一步的研究发现,直接隧穿应力下超薄栅氧化层(＜3nm)中的界面/氧化层陷阱的密度以及俘获截面小于FN 应力下厚氧化层(＞4nm)中界面/氧化层陷阱的密度和俘获截面,同时发现超薄氧化层中氧化层陷阱的矩心更靠近阳极界面.     

The conduction mechanism of stress induced leakage current through ultra-thin gate oxide under constant voltage stresses

The conduction mechanism of stress induced leakage current （SILC） through 2nm gate oxide is studied over a gate voltage range between 1.7V and stress voltage under constant voltage stress （CVS）. The simulation results show that the SILC is formed by trap-assisted tunnelling （TAT） process which is dominated by oxide traps induced by high field stresses. Their energy levels obtained by this work are approximately 1.9eV from the oxide conduction band, and the traps are believed to be the oxygen-related donor-like defects induced by high field stresses. The dependence of the trap density on stress time and oxide electric field is also investigated.