高压缩V-LRU算法的研究与实现

提出并实现了基于四路组相联高速缓存的高压缩V-LRU算法。该算法将有效位和近似LRU标志位压缩到只有4位,可以大大减少电路面积,且高速缓存的缺失率基本保持不变。在高速缓存容量为8kByte时,高压缩V-LRU算法的缺失率与7-bit位比较近似V-LRU算法、5-bit位复用近似V-LRU算法基本相同,而相对于9-bit近似V-LRU算法也只增加大约0.9%。基于SMIC 0.13μm工艺,高压缩V-LRU算法的电路面积相对于9-bit、7-bit和5-bit V-LRU算法,分别减少10 925.8μm2、6 415.5μm2和2 142.1μm2。而且,如果增加高速缓存的容量,4种近似V-LRU算法缺失率的差别将变得更小,但是,高压缩V-LRU算法的电路面积优势将会更加明显。     

一种用于IC卡的加密算法的VLSI实现

对传输数据进行加密,是提高ＩＣ卡安全性的一个重要手段。文中对一种用于ＩＣ卡芯片的加密算法的ＶＬＳＩ实现进行了研究,并用硬件描述语言ＶＨＤＬ对该算法进行了设计和验证。门级仿真结果表明设计正确。     

80C51微处理器嵌入式内核的设计研究

采用高层综合的方法设计出８０Ｃ５１微处理器嵌入式内核,并在１．２μｍ工艺线上完成了投片实验,获得了满意的结果。内核面积按照等效门计算为７６００门规模。     

一款通讯专用SOC设计的验证

文章介绍了对一款通讯专用SOC设计进行验证所采用的方法和流程，并对几种能够提高仿真验证效率的方法给出了较详细的说明。     

40位以内任意长度的CRC计算及校验的实现

论述了40位以内任意长度的CRC计算及校验在TMS320C5000系列DSP中的实现方法。运用该方法能实现任意信息长度的40位以内任意CRC码的计算及校验，如常见的CRC-3、CRC-12、CRC-16、CRC-24、CRC-32等。该法充分利用了不同CRC码的共性及TMS320C5000的特点，具有代码简洁、运算速度快等特点。同时，该设计思路也可以方便地在其它DSP或单片机中实现。     

一种可重用的SoC通讯微引擎结构设计

文章讨论了一种SoC通讯处理器芯片的系统设计。该通讯处理器中包括了以太网微引擎、HDLC微引擎。为缩短开发时间，采用了可重用的结构，将每一个通讯微引擎划分为协议处理为主的位处理器和数据处理为主的字节处理器两大部分，这样在开发不同的通讯微引擎时只要对位处理器进行重新设计。而字节处理器只要做很小的修改。该设计通过了FPGA验证。     

一种新型的128路多通道HDLC引擎设计

文章讨论了在SoC通讯处理器芯片中的多通道通讯引擎的结构。该通讯处理器中包括了能处理不同通讯协议的微引擎，多通道微引擎是其中的一个，其实现采用了新的体系结构，4个32路通道独立运作，可支持多种工作模式，全部复用可以处理高达128路通道。每个32路通道内部采用了可重用的结构，分为协议处理为主的位处理器和数据处理为主的字节处理器两大部分。该设计通过了FPGA验证。     

一种位复用近似LRU替换算法的分析与研究

提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用.给出了不命中时的替换选择电路逻辑和通过VHDL实现后的测试结果.相关结果表明,该算法实现电路简单,占用面积小,且命中率高:在指令高速缓存设计中,高速缓存大小为1 kB时,测试的平均命中率为90.2%,4 kB时为92.3%,16 kB时为94.2%.     

高性能低功耗高速缓存的V-LRU RAM单周期清零技术

提出并实现了一种高速缓存的V-LRU RAM单周期清零技术。运行操作系统的CPU在不同任务之间切换时,需要对V-LRU RAM清零。使用传统的计数器依次清空V-LRU RAM的各行,CPU会白白浪费很多个时钟周期。在一个时钟周期对V-LRU RAM清空,可以大大提高CPU的性能。在四路组相联的高速缓存设计中,容量为16k、8k和4k字节时,使用该技术可以将以前的256、128和64个时钟周期降低到只有1个时钟周期。基于SMIC 0.13μm工艺,实现该技术的硬件电路面积为6 312.8μm2,且高速缓存的缺失率保持在非常低的水平。这种技术同样适用于对RAM需要单周期清空的场合。     

一种适用于智能卡应用的RSA协处理器

Based on the microprocessor structure,an RSA coprocessor for improved Montgomery algorithm has been designed．The functional units of this coprocessor operate concurrently,and up to three instructions can be issued in one cycle．A mixed form of three-stage and two-stage pipelined structure is used for instruction execution,and the coprocessor and CPU core can share a common RAM memory through a set of switches under control．The structure of the coprocessor can be expanded to contain more than one multiplier-accumulator units for higher performance．