基于存储体系结构的处理器性能提升

随着计算机体系结构的发展，处理器运算单元速度大大提高，存储器速度成为处理器性能提高的瓶颈。通过实际分析，提出解决该问题的方法与途径。一个好的存储体系结构能够大大改善处理器性能。选取合适的缓存大小、路组，建立多级缓存结构，采用Wwrite buffer、victimcache和stream buffer可以进一步缓解暂停处理器运算单元流水线所带来的性能下降问题。     

32位高性能嵌入式CPU中Load Aligner 模块的设计与实现

在CPU中，Load Aligner模块是DCACHE和数据通道之间的接口。从DCACHE中取出的数据只有通Load Aligner模块重新排序，才能进入CPU的数据通道。本文讨论了该CPU中Load Aligner模块的设计与实现，其中主要是数据通道部分的逻辑设计和电路设计，并给出了相关结果。     

一种改进的Wallace树型乘法器的设计

本文针对典型32位乘法,对Booth算法产生的部分积重新合理分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器进行改进,提出一种高速的树型乘法器结构。该结构与传统Wallace树型乘法器相比,具有更小的延时、更规整的布局和更规则的布线,使其易于VLSI实现。     

基于ECTM总线协议的总线接口单元(BIU)的电路设计

EC^TM是所有执行通写策略的MIPS微处理器内核所采用的接口规范。而BIU(businterface unit)是此次高性能、低功耗32位嵌入式微处理器芯片设计中的一个总线接口模块，它是为了实现高速缓存（cache)与外部存储器（memory)之间的通写策略（writep-through)而设计的一种总线接口单元。本文研究并设计了一种符合EC^TM规范。且满足通写策略的BIU接口电路，并着重阐述了EC^TM规范的功能特点、时序特征及BIU大致的设计方案。     

一款通用CPU中的Load Aligner数据通道的全定制设计

超大规模集成电路技术的发展产生了一个复杂浩大的工程体系。已开展了通用CPU的Load Aligner数据通道部分的全定制设计，以此设计为例，阐述了一个集成电路予模块的逻辑设计、电路设计、版图设计，并给出了相关结果。     

高速动态电路设计

本文介绍、分析了动态电路（Domino电路）的基本原理和特点，并提出了一整套在加法器进位链中应用动态电路的具体电路。     

平方根移位／减法算法分析

本文介绍了计算平方根的移位／减法算法，包括复位算法和非复位算法。这种算法是从经典的pencil and paper算法演化而来。在复位算法中，平方根的每一位都属于{1，0}，当选择‘0’时，先前的作减法的部分余数要被‘复位’。在非复位算法中，平方根的每一位都属于{1，-1}，在移位后的部分余数上加上或减去某些值替代了移位后部分与数的复位，而加还是减仅需要通过平方根的每位选择的是‘-1’还是‘1’来判断。     

逻辑综合中对关键路径处理方法的研究

本文介绍了IC设计中逻辑综合的一般步骤及相关基本概念,并在此基础上以综合工具DesignCompiler为例,从基本电路单元、端口、边界和结构4个方面,着重阐述了对关键路径的处理方法。     

内存管理单元的原理及电路设计

基于翻译后援缓冲器(TLB)的内存管理单元(MMU)，主要完成虚拟地址到物理地址的转换、内存保护、在不同操作模式下的内存管理等功能。文中重点讲述了MMU的功能、组织和接口，以及其中主要组成部分电路结构。     

图像处理中Gamma校正的研究和实现

对图像处理中的GAMMA校正进行了详细分析,从CRT(阴极射线管)显示器和人类视觉特性两方面分析了GAMMA校正的必要性,给出了RGB三原色的非线性编码,并对GAMMA校正给出了基于帧缓存颜色查找表的实现方法。