32位RISC处理器中系统控制协处理器的设计与实现

介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusII7．2开发软件及该公司的StratixIIFPGA器件验证实现,并主要完成了协处理器寄存器的读／写,虚拟／物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。