DVB系统中扰码发生器的FPGA实现

为了保证在任何情况下进入数字电视DVB传输系统的数据码流中＂0＂与＂1＂的概率都能基本相等,传输系统首先要用一个伪随机序列对输入的MPEG-2码流进行扰乱处理。给出了DVB标准中扰码发生器的FPGA设计方案,并以Altera公司的QuartusII为开发平台,运用Verilog语言描述了各部分设计并给出仿真结果。