一种高速LZW压缩算法FPGA硬件实现

在分析LZW算法的基础上,基于FPGA,设计了一个高速LZW压缩算法硬件加速电路,包含异步FIFO、状态机控制和双端口RAM三个主要部分。通过异步FIFO实现提高了数据传输速度；采用精简状态机模块提高了FPGA内部资源的利用率。在Kintex-7 XCKU060平台上验证了设计的正确性和加速特性。实验结果表明,数据压缩速率提升至366 Mbit/s,相比高性能通用处理器平台加速到9.1倍,能效比提升到65.5倍,可满足多种场景下实时无损压缩应用需求。     

基于51单片机的高频频率计的设计

基于51单片机设计了一款测试范围在1 Hz~10 MHz的频率计。系统通过峰值有效电路和有效值电路将正弦波、方波和三角波转化为直流信号送入单片机,通过编写相应的程序计算出其有效值和峰峰值的比,实现自动检测的目的,并由显示电路显示测量结果。该系统电路简洁、软件编写简单、调试难度低。     

一种基于多态忆阻器的电压型神经网络电路

提出了一种基于多态忆阻器的神经网络电路硬件实现方法。采用2⁸ bit的惠普忆阻模型来构建存储权重的双忆阻稳定结构,结合了低功耗轨到轨运放技术以及寄存器技术,设计了模值与极性分离的绝对值电路,以及以忆阻器为核心、可进行正负浮点数运算的权值网络矩阵电路。通过Verilog-A编写激活单元,实现了多层忆阻神经网络。该电路采用并行输入和模拟信号处理方式,控制简单,无需中间数据缓存。实验结果表明,该方法有效提升了以忆阻器为核心的人工神经网络的稳定性和运行效率。