单型掺杂柱电极的3D硅像素探测器的器件与制造工艺研究

设计了一种新的3D硅像素探测器的器件结构以简化制造工艺.该结构仅包含一种掺杂类型的柱状电极.通过工业级TCAD仿真对这种结构的电学特性进行了深入研究,阐述了它的技术优势及潜在缺陷.同时研究了制造这种3D硅像素探测器的特殊工艺流程和相关关键工艺,并给出了主要工艺结果.     

金属栅回刻平坦化技术

随着CMOS器件关键尺寸进入45nm及以下节点,高K金属栅(HKMG)后栅工艺逐渐成为先进CMOS制造中的主流技术,其中,假栅（Dummy Poly）表面的平坦化更是关键技术之一。本文通过独特开发的SOG两步等离子体回刻结合O2原位界面处理技术,在金属栅表面实现了4.19%（边缘去除5mm）的片内均匀性。在0.4?m上的CMOS后栅结构的SEM测试表明,没有发现类似CMP工艺中产生的“碟形效应”现象,在整个晶圆表面上获得了良好的平坦化性能。这种无CMP的平坦化工艺,为亚100 nm高K金属栅CMOS后栅工艺器件的集成打下了基础。     

亚20nm节点后栅工艺体硅FinFET器件参数优化研究

文章研究了亚 20nm 节点后栅工艺体硅 FinFET PMOS 器件制作过程中一系列工艺参数对器件微缩的影响。实验结果表明细且陡的梯形Fin结构有更好的性能。文章针对穿通阻挡层（PTSL） 和轻掺杂源漏扩散区 （SDE）的注入条件也进行了仔细地优化。SDE之后没有热退火过程的器件由于在源漏退火之后有更好的晶格再生因而拥有更大的驱动电流。带边功函数器件能够改善短沟道效应,而带中功函数具有更大的驱动电流。器件在微缩过程中针对金属栅的有效功函数需要折衷选择。     

用于纳米器件的电子束与光学混合光刻技术

成功开发出了一种可用于纳米结构及器件制作的电子束与光学光刻的混合光刻工艺。通过两步光刻工艺,在栅结构层上采用大小图形数据分离的方法,使用光学光刻形成大尺寸栅引出电极结构,利用电子束直写形成纳米尺寸栅结构,并通过图形转移工艺解决两次光刻定义的栅结构的叠加问题。此混合光刻工艺技术可以解决纳米电子束直写光刻技术效率较低的问题,同时避免了电子束进行大面积、高密度图形曝光时产生严重邻近效应影响的问题。这项工艺技术已经应用于先进MOS器件的研发,并且成功制备出具有良好电学特性、最小栅长为26 nm的器件。