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Fabrication and characterization of groove-gate MOSFETs based on a self-aligned CMOS process 总被引:2,自引:0,他引:2
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N and P-channel groove-gate MOSFETs based on a self-aligned CMOS process
have been fabricated and characterized. For the devices with channel length
of 140nm, the measured drain induced barrier lowering (DIBL) was 66mV/V for
n-MOSFETs and 82mV/V for p-MOSFETs. The substrate current of a groove-gate
n-MOSFET was 150 times less than that of a conventional planar n-MOSFET.
These results demonstrate that groove-gate MOSFETs have excellent
capabilities in suppressing short-channel effects. It is worth emphasizing
that our groove-gate MOSFET devices are fabricated by using a simple process
flow, with the potential of fabricating devices in the sub-100nm range. 相似文献
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SOI技术和槽栅MOS新器件结构是在改善器件特性方面的两大突破,SOI槽栅MOS器件结构能够弥补体硅槽栅MOS器件在驱动能力和亚阈值特性方面的不足,同时也保证了在深亚微米领域的抑制短沟道效应和抗热载流子效应的能力.仿真结果显示硅膜厚度对SOI槽栅MOS器件的阈值电压、亚阈值特性和饱和驱动能力都有较大影响,选择最佳的硅膜厚度是获得较好的器件特性的重要因素. 相似文献
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报道了一套先进的0.5μm高速双层多晶硅自对准BiCMOS制作工艺.工艺中采用了先进的深槽隔离技术、选择性集电极注入(SIC)技术、使用自对准Si3N4/SiO2复合侧墙作为E-B结的隔离、用低能氟化硼取代硼注入基区形成超薄内基区.通过优化BiCMOS制作工艺,最终制作出了性能优良的高速BiCMOS器件. 相似文献
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基于SOI技术对器件特性的良好改善和槽栅MOS器件在深亚微米领域抑制短沟道效应和抗热载流子效应方面的显著优势,对SOI槽栅CMOS器件在0.1 μm尺寸下的电学特性进行了模拟仿真,仿真结果表明,基于SOI衬底的槽栅CMOS器件除了拥有槽栅器件独特优势之外,还很好地抑制了栅极漏电和阈值偏高等体硅槽栅MOS所具有的特性缺陷,得到了更加理想的实验结果. 相似文献
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