基于SRIO总线的数字信号处理系统的实现

高速数字信号处理系统及其内部数据的交换通常需要很高的数据传输速度,传统的PCI并行总线由于传输速度受限难以满足实际需求。RapidIO总线采用点对点包交换技术,具有高宽带,低延迟及高可靠性等特点,为系统内部高速互连提供了很好的解决方案。该文通过对该协议的研究,掌握了实现该协议的关键技术,并采用RapidIO技术,提出了基于串行RapidIO的数字信号处理系统框架,并运用StratixⅡ系列FPGA芯片及Tsi578芯片实现该系统。     

RLS算法在基带预失真系统中的应用

传统的最小二乘(LS)类预失真算法运算量大,且不能跟踪功放的变化特性.推导了基于递归最小二乘(RLS)算法和间接学习型结构的自适应基带预失真算法,并仿真和分析了算法的性能,结果显示该算法与传统的LS类预失真算法对系统功放非线性改善的效果相当.为了进一步验证算法的有效性,设计和构建了具有预失真功能的短波发射系统.硬件测试...     

功放线性化的基带数字预失真方案及其测量电路的实现

数字预失真(Digital Predistortion,DPD)技术是改善高功率放大器(HPA)非线性特性的一种性价比较高的方法.提出了一种查表法实现短波窄带HPA线性化的方案.采用DSP Builder工具及IP核模块,在Matlab/Simulink环境下设计与仿真了基于数字下变频器(DDC)的幅度测量电路,成功估计了信号时延,并在FPGA芯片上进行了硬件测试.     

HDLC控制协议的FPGA设计与实现

设计了一种基于FPGA的HDLC协议控制系统,该系统可有效利用FPGA片内硬件资源,无需外围电路,高度集成且操作简单。重点对协议的CRC校验及“0”比特插入模块进行了介绍,给出了相应的VHDL代码及功能仿真波形图。     

基于内插多相滤波的短波数字移相算法

数字移相技术是应用于数字波束成型(Digital Beam Forming,DBF)和短波相控阵天线阵列的重要技术之一。为克服传统延迟线移相受延迟线采样率限制导致移相精度不足的问题,提出了一种不受数字延迟线采样率限制、易于实现的数字移相算法,算法利用数字内插和多相滤波技术实现。通过Matlab仿真证明了该算法的有效性,该算法具有移相精度高、实时性能好的特点,可用于数字延时控制。     

基于SOPC的PCI数据采集卡的设计与实现

针对传统数字接收机数据采集模块因集成化程度高而造成资源浪费且缺乏灵活性的问题,依据PCI总线支持突发传输特性和FPGA可编程的灵活性,编写了PCI接口的驱动程序,设计并实现了基于FPGA可控制的高速数据采集卡.采用Ahera公司的可编程逻辑器件EP3C10F256C8N在SOPC Builder环境下完成PCI桥的快速开发,并利用WinDriver工具在Windows XP系统下实现设备的驱动程序开发,完成从模式数据突发传输和设备中断的功能.该数据采集卡开发周期短、开发成本低,尤其适用于用户的不同需求,具有较高的实用价值.     

Nakagami衰落信道下NNC-DFH接收机抗部分频带干扰性能分析

该文提出了一种噪声归一化合并(NNC)差分跳频(DFH)接收机模型以提高差分跳频系统抗部分频带干扰能力。给出了Nakagami衰落信道下NNC-DFH接收机在部分频带干扰及背景热噪声下误符号率边界的闭式表达式,并采用矩生成函数法进一步求得了衰落指数m为整数时的简化性能边界。仿真结果表明：在非最坏部分频带干扰下,仅在衰落较弱且干扰能量较为分散的特殊情况下,线性合并(LC)DFH接收机性能略优于NNC-DFH接收机,其它情况下NNC-DFH接收机总是优于LC-DFH接收机,且干扰越集中性能优势越显著;在最坏部分频带干扰下,NNC-DFH接收机的抗部分频带干扰性能优于LC-DFH接收机,与信道衰落程度及干扰带宽因子取值无关。     

Nakagami-m衰落信道下差分跳频接收机性能分析

目前差分跳频系统的性能研究主要集中在无衰落信道和Rayleigh衰落信道,但短波信道是一种典型的多径衰落信道,采用Nakagami-m信道衰落模型能够更好地描述短波信道的特性.研究了Nakagami-m衰落信道下序列检测线性合并差分跳频接收机的误符号性能,给出了误符号率的闭式表达式,并证明了在m=1时所得结果与已有的瑞...     

差分跳频G函数的抗截获设计综述

G函数设计是差分跳频抗截获设计的关键。这里研究了差分跳频系统的抗截获设计原则及各项抗截获性能指标的检验方法,分类综述了应用现有G函数的差分跳频系统的抗截获性能。研究表明已有G函数设计方案一般难以获得理想的抗截获性能,或者系统的抗截获性能较好,但系统在译码、同步等方面实现复杂。讨论了应用时频扰动类G函数的差分跳频系统设计模型：时变G函数模型和FH/DFH模型。采用这两种设计模型可在不显著增加系统复杂度的基础上,提高差分跳频通信系统的抗截获性能。     

基于SOPC的PCI总线高速数据传输系统设计

本文针对一体化侦察通信接收机高速数据传输的需求,提出了一种基于SOPC实现PCI总线高速传输系统的设计方案。该方案将PCI桥与用户逻辑集成到一片FPGA上,并利用片上CPU实现了DMA控制器的自动配置和总线异常处理,提高了系统数据速率。经硬件平台验证,该设计能够实现大于100M bytes/s的PCI总线传输速率。