高精度离散型Sigma delta调制器设计

阐述一种采用SAR ADC作为多位量化器的三阶离散时间（DT）Sigma delta ADC调制器,在该调制器中,量化器由4位SAR ADC构成,相比于传统Flash ADC类型的量化器,减少了比较器的个数的同时,降低了调制器整体功耗。调制器结构选择单环CIFF结构兼顾了电路的精度和稳定性,电路总体采用分级结构实现,在第一级积分器中加入斩波稳定技术,消除低频噪声的干扰。提出的离散型Sigma delta ADC调制器采用TSMC 0.18μm CMOS工艺设计,在20kHz带宽实现了104.9dB的峰值信噪谐波失真比（SNDR）,功耗为5.98mW,有效位数(ENOB)为17.13位。