300 V IGBT的设计

为了设计一款300 V IGBT,从理论分析了IGBT各工艺参数与器件主要性能之间的关系.并利用Tsuprem4和Medici软件,重点研究了器件工艺参数对器件击穿电压、阈值电压的影响,同时分析了IGBT器件的开关特性及其影响因素,最终得到了兼容CMOS工艺的300 V IGBT的最佳结构、工艺参数.通过计算机模拟得知,该器件的关态和开态的击穿电压都达到了要求,阈值电压为2V,而且兼容目前国内的CMOS工艺,可以很好地应用于各种高压功率集成电路.     

抗单粒子辐射LVDS驱动器设计

为了减小单粒子效应对低电压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路的影响,对LVDS内部模块电路进行单粒子脉冲仿真,找出电路中单粒子敏感节点,并进行单粒子加固设计。该电路基于0.18μm 1P5M CMOS工艺实现,传输速率为200Mbps,版图面积为464×351μm²,在3.3V电源电压下功耗为11.5mW。辐射试验采用Ge粒子试验,在入射能量为210MeV,线性能量转移LET为37.3MeV·cm²/mg辐射情况下,该LVDS驱动器电路传输数据未发生错误。     

紫外可见光谱法测量光刻胶的膜厚

在液晶显示器的制造过程中,光刻是极为重要的制造工艺过程之一。将厚的独立的负胶膜或者将光刻胶涂敷在二氧化硅衬底上以后,可以测量其膜厚,因为光刻胶膜厚决定其光刻工艺的工艺条件。能够快速地测量光刻胶的膜厚,是液晶显示器制造过程的先决性工作的一部分。文章提出了测量上述光刻胶膜厚的新方法,即利用紫外可见吸收光谱法中的Beer-Lambert定律来确定膜厚。在我们的研究中,采用acrylic负胶作为基质(resin) ,它分别具有50μm和100μm的膜厚。在350 nm时,50μm的薄膜的最大吸收为0 .728 ,而100μm的最大吸收为1 .468 5。而在正胶的研究中,采用novolac作为基质(resin)。它的膜厚通常是1 ～5μm。在紫外可见吸收光谱测膜厚的实验中,当重氮荼醌的吸收波长为403 .8 nm时,5 .93μm厚的薄膜的最大吸收为1 .757 4 ,其膜厚是由扫描电镜测得的。而另一个正胶薄膜在403 .8 nm的最大吸收为0 .982 3 ,其薄膜厚度计算得到为3 .31μm。利用这些数据,我们得到了这两种光刻胶薄膜的紫外可见吸收光强与其膜厚关系的两个校准曲线。     

汉明码的改进及在存储器中的实现

随着信息技术的发展,数据的传输及存储的量越来越大.而在数据传输中,出错的概率也越来越大.为保证数据的正确性,汉明码被广泛的采用.文章首先介绍了普通汉明码的形成原理,在此基础上对其进行了改进,使得校验位不再受特定位限制,且编码时可以减少码位的运算次数,提高了系统性能.为减少系统开销,在存储器中实现时,对电路进行了优化,使...     

纳米器件单粒子瞬态仿真研究

利用计算机辅助设计软件,研究了不同条件下28 nm体硅器件的单粒子瞬态（SET）效应,分析了不同器件间距、线性能量转移值和粒子入射角度对器件SET效应的影响。随着器件漏极间距的减小,SET脉冲幅度和脉冲宽度随之减小。与垂直入射的情况相比,倾角入射下SET脉冲幅度和宽度的减小程度更加明显,电荷共享效应更加显著。仿真结果表明,合理调节反相器相异节点的器件间距,利用器件间的电荷共享可以有效减弱重离子产生的SET脉冲,减少单粒子效应的反应截面。     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

EEPROM单元抗辐射版图设计技术

随着EEPROM存储器件在太空和军事领域的广泛应用,国际上对EEPROM抗辐射性能的研究越来越多。为了达到提高存储器件抗辐射性能的目的,文章从版图设计的角度出发,首先分析了辐射对器件造成的影响,接下来分别介绍了基于FLOTOX和SONOS工艺的EEPROM器件特性,同时指出了在版图设计时需要注意的电压耦合比的问题。在设计中,利用管内隔离和管间隔离的方法,使得管内源/漏端和相邻两管源/漏端之间没有场氧介入,或是将场氧隔开,不让场区下形成漏电通道。设计出的EEPROM版图,不但满足了目前的工作需要,同时为以后抗辐射版图设计提供了有用的参考。     

深亚微米SOI工艺ESD防护器件设计

在集成电路设计领域,绝缘体上硅(SOI)工艺以其较小的寄生效应、更快的速度,得到广泛应用.但由于SOI工艺器件的结构特点及自加热效应(SHE)的影响,其静电放电(ESD)防护器件设计成为一大技术难点.当工艺进入深亚微米技术节点,基于部分耗尽型SOI(PD-SOI)工艺的ESD防护器件设计尤为困难.为了提高深亚微米SOI...     

60Co γ射线对增强型GaN HEMT直流特性的影响

利用⁶⁰Co γ射线对P型栅增强型氮化镓高电子迁移率晶体管(GaN HEMT)开展零偏置状态下总剂量辐射试验及常温退火试验,测试GaN HEMT直流特性参数对总剂量效应(TID)的响应规律。试验结果表明,γ射线辐照后器件阈值电压、跨导峰值和饱和漏极电流发生不同程度的退化,而栅泄露电流和导通电阻变化甚微。在剂量为0.6 Mrad (Si)的条件下,经过120 h的退火试验,器件阈值电压未发生明显的恢复,跨导峰值反而有轻微退化的趋势。从试验数据可知,器件直流特性退化主要是由于辐照引起二维电子气(2DEG)浓度下降,载流子迁移率降低,感生界面态陷阱导致。研究结果对GaN HEMT器件宇航应用可靠性的评估给予了有益参考。