一种1GHz多频带压控振荡器的设计

基于3.3V 0.35μm TSMC 2P4M CMOS体硅工艺,设计了一款1GHz多频带数模混合压控振荡器.采用环形振荡器加上数模转换器结构,控制流入压控振荡器的电流来调节压控振荡器的频率而实现频带切换.仿真结果表明,在1V～2V的电压调节范围内,压控振荡器输出频率范围为823.3MHz～1.061GHz,且压控振荡器的增益仅有36.6MHz/V,振荡频率为1.0612GHz时,频率偏差1MHz处的相位噪声为-96.35dBc/Hz,在获得较大频率调节范围的同时也能保持很低的增益,从而提高了压控振荡器的噪声性能.     

辐照加固的500MHz锁相环设计

设计了一款与CSMC 0.5μm CMOS工艺兼容的频率为500 MHz的辐照加固整数型锁相环电路,研究了总剂量辐照以及单粒子事件对锁相环电路主要模块及整个系统性能的影响。此外,通过修正BSIM3V3模型的参数以及施加脉冲电流源来模拟总剂量辐照效应和单粒子事件,对锁相环整体电路进行了电路模拟仿真以及版图寄生参数提取后仿真。模拟结果表明,辐照总剂量为1Mrad(Si)时锁相环电路仍能正常工作,产生270.58~451.64 MHz的时钟输出,峰峰值抖动小于100 ps,锁定时间小于4μs;同时在对单粒子事件敏感的数字电路的主要节点处施加脉冲电流源后,锁相环电路均能在短时间内产生稳定的输出。     

深亚微米SRAM电流感应电路的分析和优化*

本文对随机掺杂浮动效应下传统的电流感应电路的可靠性做了定量的分析。主要考虑了晶体管尺寸、控制信号的下降时间和特定晶体管的阈值电压三方面对电流感应电路可靠性的影响。在这个基础上,我们做了最终的优化来提高电流灵敏放大器的可靠性。在90纳米工艺下,仿真结果显示最终优化后的电流感应电路的失败率能够比优化前减少百分之八十,而延时只是稍微增加一点。     

基于 PDSOI工艺的抗 SET锁相环设计

基于0．35μm PDSOI工艺设计了一款输出频率范围为700M Hz-1．0GHz的锁相环电路,利用Sentaurus TCAD工具对其进行单粒子瞬变（SET ）混合模拟仿真,确定其SET敏感部件并建立SET分析模型,分析了SET与锁相环系统参数之间的关系．通过增加由一个感应电阻、一对互补运算放大器和互补SET电流补偿晶体管组成的限流电路并利用多频带结构降低了VCO的增益,显著提升了锁相环的抗SET性能．仿真结果表明,CP中发生SET后VCO控制电压Vc的波动峰值、锁相环的恢复时间以及输出时钟的错误脉冲数明显降低,分别为未加固锁相环的43．9％、49．7％和29．1％,而辐射加固前后 VCO的基本结构变化不大,其SET轰击前后无明显变化．     

一种新的应用到硅基有机发光二极管微显示像素电路仿真的OLED SPICE模型

本文介绍了一种新的OLED器件等效电路模型。由于单二极管模型能和多二极管模型一样较好的模拟OLED特性,因此新模型是基于单二极管模型建立的。并且为了保证拟合数据和测试数据有很好的一致性,在新模型中将常量电阻替换成指数电阻。通过与测试数据和其他两种OLED SPICE模型的模拟数据对比,新的模型更符合OLED的电流电压特性。新的模型能直接整合到SPICE电路仿真器中去,并且在OLED整个电压工作范围内拥有较好的仿真精度。     

基于RHBD技术的深亚微米抗辐射SRAM电路的研究

研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。     

Analysis and optimization of current sensing circuit for deep sub-micron SRAM

A quantitative yield analysis of a traditional current sensing circuit considering the random dopant fluctuation effect is presented.It investigates the impact of transistor size,falling time of control signal CS and threshold voltage of critical transistors on failure probability of current sensing circuit.On this basis,we present a final optimization to improve the reliability of current sense amplifier.Under 90 nm process,simulation shows that failure probability of current sensing circuit can be reduced by 80%after optimization compared with the normal situation and the delay time only increases marginally.     

一种高性能鉴频鉴相器的设计

分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前后开关管各节点处的电压保持不变,从而消除了电荷共享的影响,减小了鉴相器的输出杂散。仿真结果表明相比于传统鉴相器结构,该鉴频鉴相器有效抑制了电荷共享问题,电荷泵开关管开启时的充放电电流尖峰大大减小了,鉴相前后的电压波动小于200μV,脉冲尖峰仅为3.07 mV,有效降低了鉴频鉴相器的输出杂散。