基于FPGA的ASIC芯片抗辐射性能评估系统

针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm²·mg^-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

一种用于片上静电保护的超低电压触发晶闸管

本文报告了一种用于静电保护的新型晶闸管。该器件已经在晶圆代工厂的0.18微米CMOS工艺线上成功实现,且无需增加任何额外的光罩或工艺步骤。这一新型的超低电压触发晶闸管的触发电压低至6.7V,静电保护能力超过50mA/μm,为芯片提供了有效的静电保护。相比于传统的中等电压触发晶闸管,这一新结构不仅具有更低的触发电压,而且在正向和反向两种静电测试下均具有更好的静电保护能力。     

一种用于片上静电保护的超低电压触发晶闸管

A new thyristor is proposed and realized in the foundry＇s 0.18-μm CMOS process for electrostatic dis-charge（ESD） protection.Without extra mask layers or process steps, the new ultra-low-voltage-trigger thyristor（ULVT thyristor） has a trigger voltage as low as 6.7 V and an ESD robustness exceeding 50 mA/μm, which enables effective ESD protection.Compared with the traditional medium-voltage-trigger thyristor（MVT thyristor）, the new structure not only has a lower trigger voltage, but can also provide better ESD protection under both positive and negative ESD zapping conditions.