一种低功耗低噪声自偏置锁相环电路

在飞速发展的物联网、可穿戴设备、医疗电子等小型化领域,小尺寸、低功耗是集成电路设计的重要指标。本文提出了一种低功耗、面积小、低相位抖动的锁相环电路。利用自偏置技术补偿锁相环的环路增益等参数,同时简化压控振荡器和电荷泵的电路结构,取得了面积、功耗、噪声以及环路稳定性的良好统一。该锁相环电路作为独立IP模块实现在SMIC 40nm工艺上,供电电压为2.5V/1.1V,最高输出频率至2.5GHz以上,总功耗为4.2mW,面积仅为0.02 mm2 (180um*110um)。     

亚100 nm硅集成技术融合趋势

对亚100 nm硅集成技术融合趋势进行了展望。各项新技术使MOSFET器件可以按比例缩小到10 nm以下节点,让摩尔定律在未来很长时间继续有效。另一方面,随着硅通孔等技术的日益成熟,器件、芯片、晶圆和介质层之间将以各种灵活的方式进行互连,实现各式各样的三维硅集成。在摩尔定律指引下的器件小型化技术、沿着后摩尔定律方向的三维硅集成技术,以及两者之间的相互融合,是亚100 nm硅集成技术的发展方向。     

一种含LDE效应的深亚微米电路设计流程

介绍了一种包含LDE效应的深亚微米电路设计流程。分析了100 nm以下工艺节点LDE效应对器件的影响,以及传统集成电路设计方法的局限性。在此基础上,提出了包含LDE效应的电路设计方法,并通过中芯国际先进工艺节点的模拟电路设计实例进行了验证。结果表明,在亚100 nm工艺节点,尤其在40/45 nm及以下节点,LDE效应的影响已不可忽略,需要采用含LDE效应的电路设计流程。