0.50微米LDD PMOS工艺研究

为了保证高可靠亚微米ＶＬＳＩ的实现，必须有效地抑制ＰＭＯＳ严重的热载流子效应。本文对０．５０μｍ ＬＤＤ ＰＭＯＳ工艺进行了研究，表明，ＬＤＤ可有效地克服ＰＭＯＳ的热载流子效应和短沟道效应，并对ＬＤＤ结构进行了老化分析，得到了ＬＤＤ ＰＭＯＳ的优化工艺条件，并将这优化的工艺条件应用于亚微米集成电路的制造。     

反应离子刻蚀多晶硅及其在集成电路中的应用

本文对以SF_6+A_r为反应气体的反应离子刻蚀(RIE)多晶硅工艺进行了研究。研究表明,SF_6+ArRIE多晶硅具有良好的各向异性、选择性以及较高的刻蚀速度,得到了0.40μm的多晶硅条,并且成功地应用于0.5～1.0μm CMOS集成电路的制作中。     

钝化层退火工艺引入的氢对P-Flash存储器耐久性的影响

研究了钝化层退火工艺引入的氢对P-Flash存储器耐久性的影响,建立了这一影响的物理模型,阐明了耐久性退化的机理。在四种不同测试条件下,对P-Flash存储器进行了编程/擦除的耐久性测试。测试结果表明,在高温且延时的条件下,器件的耐久性最差。耐久性与编程/擦除之间的延时相关,延时越长,耐久性衰减越严重。在器件编程后的延时过程中,SiO₂/Si界面处被氢原子钝化的硅悬挂键发生断裂。氢原子的不稳定性导致更多的界面陷阱电荷和氧化层电荷的产生,使得阈值电压负向偏移,造成负偏压温度的不稳定。通过优化BEOL工艺,可有效改善P-Flash存储器的耐久性。     

用于亚微米CMOS的轻掺杂漏工艺

本文研究了轻掺杂漏工艺对器件特性的影响。优化了轻掺杂区离子注入的剂量和能量。优化的ＳｉＯ２侧墙ＬＤＤ工艺有效地抑制了短沟道效应。研制成功了沟道长度为０．５μｍ的ＣＭＯＳ２７级环振电路，门延迟为１７０ｎｓ．     

深亚微米MOSFET二维数值模拟的若干结果

对溶亚微米器件，由于工作电压下降，要求重新确定ＬＤＤ和常规ＭＯＳＦＥＴ在ＶＬＳＩ中的作用。本文从基本器件数理方程发出，对深亚微米常规及ＬＤＤ ＭＯＳＦＥＴ的器件特性、热载流子效应及短沟道效应进行了二维稳态数值模拟，指出了常规和ＬＤＤ ＭＯＳＦＥＴ各自的局限性，明确了在深亚微米ＶＬＳＩ中，ＬＤＤ仍然起主要作用。     

反应离子刻蚀（RIE）Si3N4的研究

反应离子刻蚀工艺是微细加工的普遍工艺,用开制做各种集成电路。本文对用CF_4+O_2为反应气体RIE Si_3N_4进行了研究,取得了较好的结果。     

亚微米LDD MOSFET’s集成电路的优化设计及研制

本文对 L=0.55μm LDD MOSFET’s的杂质分布及侧墙工艺进行了研究,提出了亚微米 LDD MOSFET’s集成电路的优化工艺设计.     

1μm高速CMOS容错时钟接收器电路的研制

采用新的设计规则与先进的自对准硅化钛LDD CMOS工艺,研制成功了相当于1386主频的1μm、25MHz高速容错时钟接收器电路.