QDRⅡSRAM控制器研究及其应用

Xilinx FPGA内嵌的QDRII SRAM控制器实现了高速QDR协议,完成对QDRII SRAM的精确校正和高速数据的读写[1]。基于内嵌QDRII SRAM控制器读/写状态机和物理接口设计的复杂性,本文详细论述了其实现的具体细节,包括burst2和burst4读写状态机的设计,物理接口读写通路的设计以及延迟校准的设计等。而且为了验证在系统环境下QDRII SRAM控制器的读写功能,本文设计了RapidIO到QDRII SRAM控制器的burst4接口,实现了带RapidIO接口的DSP、PowerPC等各类主机对于高速burst4 QDRII SRAM的读写访问。     

一种低时延的串行RapidIO端点设计方案

提出一种可兼容V1.3版本规范的低时延端点实现方案。 在该方案中, 输出和输入路径上的多数模块工作在直通模式以产生稳定的低时延。对于事务接口, 请求和响应可以通过不同的用户定义端口输入并共享传输路径, 而且同时发起的事务能在安全的仲裁机制下保持有序传送。为了防止无效的数据传输, 废弃的事务包将会被改进的4队列式缓冲模块撤销。对于串行物理接口, 1x/4x链路能为事务包和控制符号提供可靠的数据传送, 并实现流量控制、错误检测及恢复等关键的链路管理功能。与参考设计相比, 此方案能获得更低的传输时延和更高的数据吞吐率。此方案的功能和性能已通过FPGA平台的验证, 因此能满足下一代高速嵌入式互连的应用需求。     

基于串行RapidIO的舰载相控阵雷达波束控制设计

为了提高舰载相控阵雷达波束指向捷变能力,设计了一种分布式波控系统,其中传输方式采用串行RapidIO,波控主机采用PowerPC矢量运算处理器,子阵运算模块为FPGA。重点推导了舰载相控阵雷达波控码的公式,实现了RapidIO的初始化编程,以及波控主机的波控任务编程。测试波控码的计算和RapidIO通信时间,设计方案能够满足舰载相控阵雷达的波束切换时间指标。     

基于RapidIO技术的网络交换板卡的设计与实现

为了满足新的信号处理平台使用RapidIO技术来进行重构的要求,实现DSP芯片在信号处理板之间和机箱之间的动态连接配置,提出了一种基于RapidIO的网络交换板卡的设计和实现方式。板卡使用TSI578交换芯片构成RapidIO交换机,来实现信号处理板和网络交换板之间的RapidIO数据包路由交换;使用千兆以太网和光纤来实现机箱间的互连;使用FPGA芯片来实现RapidIO和千兆以太网、光纤数据之间的协议转换。应用结果表明,利用该网络交换板能够很好的实现DSP芯片在板卡间与机箱间的互连重构。