基于STM32的心电采集仪设计

文中介绍了一种基于STM32处理器的心电采集仪的具体设计方案,该方案实现了从强噪声环境下通过AgCl电极和三导联线心电采集线提取微弱心电信号,再经AD620和OP07为核心元件的模拟前端对采集到的心电信号进行滤波放大,最后通过STM32单片机进行数字化处理,得到清晰、稳定并能够反映人体实际心电特征的生物电信号,同时在LCD上实时显示。本设计简单实用、稳定性高,且具有一定的医用价值。     

中频数字信号处理的DSP实现

介绍了软件无线电中频数字信号的处理方法及原理,并着重介绍了采用数字信号处理器(DSP)直接对中频数字信号进行数字下变频、基带和数字上变频的处理,从而使中频数字信号的处理更加灵活和方便。     

SIMD技术在数字图像处理中的应用研究

SIMD处理机特别适合于要求大量高速向量或矩阵计算的场合,数据缓存系统和对准网络是它的关键部件。而图像卷积是图像处理技术中最基本也是最重要的一项技术,本文根据数字图像的卷积定理对数字图像的卷积运算进行了分析,并提出了一种基于SIMD处理机的可变卷积模板的图像卷积处理器的体系结构。该处理器内部包含有接口部件、控制部件、数据缓存系统、对准电路和执行部件等。它的极高效率的数据缓存系统和对准电路成为该处理器最有特色的部分,它从根本上解决了图像卷积中的数据复用带来的CPU重复访问主存储器的问题。实现了卷积模板为3×3的图像卷积运算,从而实现了对卷积计算的硬件加速目的。最后,对这个图像卷积处理器体系结构的性能及其可扩展性进行了缜密的分析。     

一种解析与执行联动的SDN可编程数据平面

当前互联网技术发展迅速,新型网络协议的不断出现,要求网络转发设备能够及时提供对新协议的支持.目前,软件定义网络要兼顾可编程协议解析和数据转发性能仍然面临诸多困难.对此,本文提出了基于解析和执行联动结构的可编程数据平面（CLIPE）,通过在硬件的解析器上部署用户可定义模块,可实时更新硬件中解析逻辑中的协议多叉树,从而实现协议解析的用户定制性;并且,通过解析器和动作执行器联动的创新结构,减少了整个处理架构的冗余性,从而减小动作执行时延,提高了硬件资源利用率,与现有方案相比,节约了11%的逻辑资源和24%的BRAM资源.最后,本文基于NetFPGA-10G板卡完成了本方案的原型机实现.     

高功率横流CO2激光横模随时间变化的测量

用激光光束分析仪实时在线测量了一台连续运转的高功率横流CO2激光器的激光横模,获得了较为完整的激光横模随时间的变化关系.测量结果表明,激光输出由两个分离的、非对称的高阶横模叠加组成("双模"),两横模中心相距约8 mm.形成"双模"的原因是串接式谐振腔的前腔和后腔两者的中心轴线不重合以及阴极铜管形变.横模随激光器运行时间的延长而逐步蜕化,呈更高阶和复杂化趋向.初步分析表明,横模的时间变化主要与激光器连续运转过程中腔内气体组分发生的变化有关.     

用高速DSP实现雷达地物杂波模拟

把高速数字信号处理器(DSP)用于雷达的杂波模拟是一项很有前景、且正在被广泛应用的技术。文中从雷达杂波的分布特性出发,分析了低分辨率雷达的地物杂波的幅度概率密度分布和功率谱分布特性。并建立了一种有效的快捷的杂波模拟算法模型,以ADSP-TS101S为核心,设计完成了采用并行处理结构的一种雷达杂波实时模拟系统。     

新型嵌入式处理器NiosII在电机伺服控制中的应用

NiosII系列嵌入式处理器是Altera公司的32位RISC结构CPU。文章介绍了NiosII的结构特点及开发流程,利用NiosII软核设计了一个嵌入式直流无刷电机伺服控制系统。该系统充分利用Nios处理器集成度高、灵活性强、运算速度快的特点,实现了单个芯片完成可编程片上系统(SOPC),具有灵活、稳定、高效率等特点,而且系统本身结构极为紧凑。该系统已成功应用于机器人仿人灵巧手系统。     

基于SIMD技术的图像卷积处理器体系结构研究

SIMD处理机特别适合于要求大量高速向量或矩阵计算的场合,数据缓存系统和对准网络是它的关键部件。而图像卷积是图像处理技术中最基本也是最重要的一项技术,文章根据数字图像的卷积定理对数字图像的卷积运算进行了分析,在此基础上提出了一种基于SIMD处理机的可变卷积模板的图像卷积处理器的体系结构。该处理器内部包含有接口部件、控制部件、数据缓存系统、对准电路和执行部件等。它的极高效率的数据缓存系统和对准电路成为该处理器最有特色的部分,它从根本上解决了图像卷积中的数据复用带来的CPU重复访问主存储器的问题。实现了3×3、5×5、7×7、9×9、11×11、13×13和15×15卷积模板的图像卷积运算的变换而无需另行更改硬件电路的特点。最后,对这个图像卷积处理器体系结构的性能进行了缜密的分析。     

Parallel preconditioned conjugate gradient algorithm on GPU

We propose a parallel implementation of the Preconditioned Conjugate Gradient algorithm on a GPU platform. The preconditioning matrix is an approximate inverse derived from the SSOR preconditioner. Used through sparse matrix–vector multiplication, the proposed preconditioner is well suited for the massively parallel GPU architecture. As compared to CPU implementation of the conjugate gradient algorithm, our GPU preconditioned conjugate gradient implementation is up to 10 times faster (8 times faster at worst).     

Deterministic Time-Varying Packet Fair Queueing for Integrated Services Networks

In integrated services networks, the provision of Quality of Service (QoS) guarantees depends critically upon the scheduling algorithm employed at the network layer. In this work we review fundamental results on scheduling, and we focus on Packet Fair Queueing (PFQ) algorithms, which have been proposed for QoS wireline-wireless networking. The basic notion in PFQ is that the bandwidth allocated to a session is proportional to a positive weight _i . Because of the fixed weight assignment, the inherent in PFQ delay-bandwidth coupling imposes limitations on the range of QoS that can be supported. We develop PFQ with deterministic time-varying weight assignments, and we propose a low-overhead algorithm capable of supporting arbitrary piecewise linear service curves which achieve delay-bandwidth decoupling. Unlike existing service-curve based algorithms, our time-varying PFQ scheme does not exhibit the punishment phenomenon, and allows sessions to exploit the extra bandwidth in under-loaded networks.