JPEG解码器IP核的设计与实现

介绍了基于静止图像压缩标准JPEG解码器IP核的设计与实现.设计采用适于硬件实现的IDCT算法结构,通过增加运算并行度和流水线技术相结合的方法以提高处理速度.根据Huffman码流特点,采用新的Huffman并行解码硬件实现结构,用简单的算术运算代替复杂的配对模式,解码速度快,硬件成本低.该IP核可方便地集成到诸如数码...     

基于FPGA和DSP实现的实时图像压缩

利用FPGA的并行分布流水特点,选用exilinx公司的50万门级芯片XCV400E,设计并实现CIF格式(352×288象素)图像实时DCT变换.该设计采用乒乓模式,只需设计一个快速算法模块(F×C^T)就解决了C×F×C^T的实现算法.当视频信号通过数字化后逐行输入FPGA,在行、场同步信号和采样时钟的控制下,每输入一组数据(8个),就进行行向量与C^T的矩阵乘运算(F×C^T),并将结果按转置方式保存,每输入一个数进行一次(1×8)×(1×8)矩阵运算,每行进行352×(1×8)×(8×8)次矩阵运算,其中44次(1×8)×(8×8)矩阵运算的结果需要按转置形式(H^T=(F×C^T)^T)存储;当输入下一组8行数据时,对该组数据进行与前述8行数据相同的矩阵运算,而对刚做完(F×C^T)运算的8行相应结果,则按正常顺序取出进行(H^T×C^T)运算,将结果按转置形式(G^T=C×H)输出.从而以实时流水的方式完成C×F×C^T运算.功能仿真、时序仿真和与TMS320C62X系统的成功对接验证了本设计及算法的正确性.