高速Viterbi译码器中加-比-选单元的设计与实现

限制高速Vitefibi译码实现的“瓶颈”为具有非线性反馈特征的“加-比-选”单元。文献[3]在分析“加-比-选”运算代数结构的基础上提出了M步“加-比-选”算法。本文进一步发掘了该算法的并行性，并利用FPGA内寄存器资源丰富的特点，在Xilink的FPGA上采用流水线结构实现了基于M步“加-比-选”算法的“加-比-选”单元。仿真结果表明，该方案有效地克服了传统“加-比-选”单元的“瓶颈”效应，极大地提高了Viterbi译码器的译码速率。     

视频解码器中插值与加权预测的硬件实现

设计了支持H.264/JVT/AVC标准和AVS标准的插值与加权预测的硬件结构。整个设计在其所属的视频解码器中是以宏块为单位处理的,内部则以可变块为单位处理。为了提高插值的速度,双向预测并行处理,在插值模块的内部则做6级流水(H.264)或8级流水(AVS)。加权预测同样也做了4级流水。整个设计在Modelsim下的仿真结果正确,用XST在VIRTEXⅡ4000,-6上综合频率为98 MHz,所用SLICE约为10 000,预期整个解码器设计能支持1080i@30fps的高清实时解码。     

预测校正型曼Ⅱ码译码器技术研究与实现

文章针对计算机系统中串行总线的通讯,提出并实现了一种预测校正型曼Ⅱ码译码器.以预测校正型方式实现的曼Ⅱ码译码器,极大的提高了总线通讯的可靠性,节省了硬件资源,提高了系统的速度.该译码器已经应用于1553B总线控制器LS-FT33中,至今运行可靠.     

DVB-S信道内码解码器的FPGA实现

采用基于软件流水线的回溯法实现维特比译码中的幸存路径管理,从而有效节省了资源消耗,并提高了译码速度；从DVB-S解码器的整体系统结构考虑,使用一种高效的同步头锁定及内码信息确定的方案。整个设计在Xilinx公司的XC2VP30上实现。     

一种用模拟LSI实现的新型概率解码器的研究

本文利用工作在亚阈值模式的MOS管特性,设计了一种低功耗的模拟电流型乘法器,并以此乘法器为核心,设计了一组利用电流进行概率计算的模拟单元电路.根据这些单元电路,基于最大后验概率算法(MAP),实现了(5,2,3)格码软判决译码的概率解码器.在解码器的输入部分设计了新型的具有流水线结构的串行输入接口.用标准的0.6μm CMOS工艺对解码器进行了性能模拟验证.     

5.8GHz无线宽带接入技术在工业监控领域的应用

目前,基于最新城域网标准IEEE802.16a的无线宽带接入产品日趋成熟,高速无线以太网桥工作在5.8GHz频段,支持点对点和点对多点的网络结构,空中速率高达72Mbit/s,最远通信距离可达50km,完全能满足图像、语音、数据的传输要求。文章介绍了基于5.8GHz无线宽带接入方式设计的无线图像、语音、数据综合监控系统,对其原理和各部分结构进行了详细说明。     

卷积码编码及其Viterbi译码算法的FPGA实现

探讨了卷积码编码及其Viterbi译码算法的FPGA（Field-Programmable GateArray）实现,根据编码器的结构,分别采用了有限状态机转换的编码法和基于流水线结构的状态转换译码法,有效地提高了编译码的速度.最后给出了（2,1,2）卷积码的编码及其Viterbi译码算法的实验仿真结果。     

基于四叉树分类的小波图像二维网络编码量化

本文提出了一种小波图像在进行小波系数四叉树分类后运用二维网格编码量化（2D-TCQ）的新方法。首先根据小波图像中各子带系数的带间相关性对其进行四叉树分类,然后在扩展的二维码书空间对重要类系数进行网格编码量化,运用维特比算法寻找最优量化序列,最终形成有序的嵌入式编码比特流。仿真结果表明,该方法在相同编码率下与SPIHT算法相比,PSNR获得了0.4dB左右的改善;使用小一倍的码书,相同编码率下比四叉树分类后使用一维TCQ获得了0.1dB左右的改善。由于本方法可以采用较小的码书尺寸,计算量较小,所以适用于低存贮、低功耗的编解码环境。     

Performance analysis of an adaptive receiver structure for digital mobile communications

In this paper we investigate the performance of a combined estimation/equalization technique for the mobile radio channel, assuming a GSM-recommended transmission format (narrowband TDMA with midamble, recommendation 5.04) and MSK modulation scheme. Channel estimation is performed via correlation of the received signal with a suitably modulated replica of the transmitted midamble. Equalization is then obtained by means of a maximum likelihood sequence estimation (MLSE) scheme in the form of a so-called Viterbi equalizer. Our analysis provides theoretical results concerning the bit error rate (BER) attained by the receiver for a given stationary multipath channel model. Simulation results are also presented in order to integrate and validate the theory.     

用于数字音频广播接收机的全码率维特比译码集成电路

卷积编码维特比译码集成电路是数字音频广播接收机信道译码的关键部件．本文介绍了一种维特比译码集成电路的设计，该电路符合欧洲数字音频广播信道译码的标准要求，可对数字声音卷积编码的全部码率（8／9，…，1／2，…，1／3，…，1／4）进行译码，最高译码输出码率大于2048kbps，集成电路采用瑞典爱立信公司的P540．6μmCMOS工艺设计和制造，核心面积为10mm2，芯片总面积为25mm2，等效逻辑门数为27，000门测试结果表明芯片满足所有设计要求．目前已用于我们开发的数字音频广播接收机中．