基于MAX＋PLUSⅡ软件平台设计简易数字频率计

用标准计数器设计4位数字频率计使用器件多,电路复杂,CPLD（复杂可编程逻辑器件）和EDA（电子设计自动化）技术已经代替传统的设计方法,逐渐成为电子系统设计者的主要设计手段。文中采用自顶向下的方法在一片CPLD芯片上实现4位简易数字频率计。详细给出了CPLD内部基于MAX＋PLUSⅡ开发软件,利用VHDL硬件描述语言和原理图的输入方式来实现电路的具体过程,以及外围被测信号限幅整形电路和时基信号产生电路原理图,电路简单且便于修改,经实际电路测试,该系统性能稳定,EDA技术使数字系统的设计进入一个更新、更快的发展阶段。     

高速模糊控制器FFI的高层次综合

由于硬件实现载模糊逻辑控制器的高性能,越来越多的实时控制系统用IC芯片来实现其结构。文中讨论了一种模糊控制器-FFI的前端开发过程、仿真技术和高层次综合策略。用VHDL语言描述芯片的行为代码,用电子设计自动化工具综合实际电路,能设计出规模更大、速度更快的芯片,高层次综合理论能在速度代价空间搜索到一个最佳点来用硬件实现芯片。     

基于FPGA的ROM设计问题

在诸如声音检测设备、信号发生器、高速数据采集系统等片上系统中,数据通常存放在ROM中.因此,ROM的设计是很多片上系统必不可缺少的一部分,而且这一部分的速度、效率和可靠性会极大地影响整个系统.因此,文中就基于FPGA的这些片上系统中ROM的初始化和设计问题做了详细的介绍和一些比较,给实际应用提供了一些指导.     

超长混响超大容积玻璃大厅声学改造实践

结合超长混响超大容积玻璃大厅建声和电声设计的具体案例,探究因受特殊使用的需求、技术实现等客观条件所限,无法用建声来解决所有声学问题时,如何用电声补救建声的不足,提高厅堂语言扩声的清晰度。     

数字相关器及其VHDL设计

利用VHDL(甚高速集成电路硬件描述语言)对硬件进行设计可简化电路设计工作。在数字通信的数据传输过程中,需要保持数据在传输过程中的同步,因此要在数据传输过程中插入帧同步字并用数字相关器对帧同步字进行检测,从而有效地避免发送数据与接收数据在传输过程中出现的异步问题。以10交叉码作为帧同步字的主要格式,基于FPGA进行了数字相关器的VHDL设计。     

基于VHDL的直接数字频率合成器设计与实现

从直接数字频率合成器(DDS)的基本原理出发,详细讨论了相位量化字长对DDS性能的影响,并给出了相位控制字与振幅控制字长度与量化信噪比的关系。结合相位量化字长为24 b、振幅量化字长为10 b的正弦波DDS设计过程,给出了查表法实现的一个DDS设计实例。文中所附代码均通过Max PlusⅡ编译通过,可直接应用,同时,指出了改进查表法实现的DDS性能的几个基本途径。     

直接数字频率合成器在FPGA中的设计与实现

介绍了利用现场可编程逻辑门阵列FPGA实现直接数字频率合成（DDS）的原理、电路结构、优化方法等.重点介绍DDS技术在FPGA中的实现方法,给出了部分VHDL源程序.FPGA采用ALTERA公司的ACEX系列芯片EP1K30TC-144. 采用该方法设计的DDS系统可以很容易地嵌入到其他系统中而不用外接专用DDS芯片,具有高性能、高性价比,电路结构简单等特点.     

基于FPGA的等精度频率计的设计与实现

利用等精度测量原理，通过FPGA运用VHDL编程设计一个数字式频率计，精度范围在DC～100MHz，给出实现代码和仿真波形。设计具有较高的实用性和可靠性。     

用VHDL设计CRC发生器和校验器

用VHDL设计了一个在数字传输中常用的校验、纠错模块———循环冗余校验CRC模块 ,完成数据传输中的差错控制。通过时序仿真波形可看出 ,当输入 12位信息位时 ,通过CRC发生器和校验器 ,可得到准确的输出     

基于Petri网语言的程序设计流程

本文采用了一种Petri网语言的同步合成的原理,提出了计算机复杂程序设计流程的一种新的设计思想。并且利用Petri网语言给出了子系统合成时的死锁分析和系统设计的效率分析以及整个设计流程。