基于FPGA的异步流水乘法器设计的教学方案

本文以异步流水乘法器的设计为例,介绍了利用FPGA进行异步电路设计的思路及方法。本设计采用两段握手协议实现异步流水乘法器,将其分解为三个核心模块:信号分支模块、异步移位模块和异步加法器模块。本文具体说明了利用硬件描述语言实现异步乘法器的方法和步骤,通过Modelsim软件进行功能仿真,并下载到Genesys板卡上进行系统测试。该教学方案有助于学生理解并掌握异步电路设计方法。     

仿真演示在高频电子线路中的应用

针对高频电子线路教学中普遍存在的课程内容缺乏系统性、教学方法缺乏吸引力、实验环节缺乏自主性等问题,提出了以实际出发优化教学内容,通过仿真演示及虚拟实验等手段丰富教学方法,以模拟乘法器及其主要应用为例对电路进行仿真,使教学及实践过程更加形象化、直观化,达到了良好的教学效果,为该课程的理论和实践改革提供了可参考的途径。     

电流模集成电抗元件与频率变换电路的设计

为了拓宽电流模单元电路结构在低压低功耗射频集成电路中的应用,研究把第二代电流传输器用作电抗器件和频率变换电路。以第二代电流传输器为核心,辅助予外围电路,构造从输入到输出端口不同性质传输阻抗的有源电容倍增器和有源电感,并且基于第二代电流传输器组合结构差异的分析,设计了集成频率变换电路。从理论上,推出有源电容倍增器和有源电感结构的合理性。仿真集成频率变换电路,结果袁明对40MHz以下正弦波倍频功能正确,且以100kHz正弦波为调制信号和以10MHz的正弦波为载波获得了双边带调幅信号。这为射频集成电路设计提供了新的思路。     

面向Saber算法的并行乘法器

随着量子计算的发展, 现有密码系统的安全性将受到严重威胁. Saber算法是抵御量子计算攻击的后量子密码方案之一, 但存在多项式商环上模乘占据运算开销过大的问题. 鉴此, 本文通过对Karatsuba算法和Schoolbook相乘方式的剖析, 提出一种面向Saber算法的并行乘法器设计方案. 该方案首先利用Karatsuba算法分解模乘运算的关键路径, 结合乘法复用和加法替换的策略减少硬件开销, 然后采用并行运算电路压缩关键运算路径时长, 最后在TSMC 65nm工艺下, 利用Modelsim和DC软件仿真验证. 结果表明 该方案运算时长为137个时钟周期, 与传统方式相比速度提升46.50%, 功耗为87.83mW, 面积为927.32×103 ?m2.     

高速Booth编码模（2^n—1）乘法器的设计

在余数系统中（2^n-1）是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模（2^n-1）乘法器．该乘法器采用CSA或者wallace Tree结构可以进一步提高运算速度．此乘法器在一个时钟周期内可以完成所需运算,简单高效．     

一种新型快速有限域乘法器设计实现

介绍一种新型有限域乘法器,其基本原理是引入多项式拆分概念和多项式拆分方法,将m次的多项式拆分成两个m/2次多项式分别做有限域乘法,这样可以降低乘法运算的阶数,用加法计算电路来代替。并且根据这种算法设计了新型乘法器的电路实现,将这种新型乘法器并且与比特串行乘法器的仿真结果做对比。结果表明新型的有限域乘法器达到了较高的系统数据吞吐率,可以应用于纠错系统、RS编码器和译码器中。     

基于Booth\CSD混合编码的模 乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模 乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/ CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

CMOS工艺下基于ΣΔ调制的4 GHz比特流乘法器设计

An integrated circuit design of a high speed multiplier for direct sigma-delta modulated bit-stream signals is presented. Compared with conventional structures, this multiplier reduces the circuit-loop delay of its sub-modules and works efficiently at a high speed. The multiplier＇s stability has also been improved with source coupled logic technology. The chip is fabricated in a TSMC 0.18-μm CMOS process. The test results demonstrate that the chip realizes the multiplication function and exhibits an excellent performance. It can work at 4 GHz and the voltage output amplitude reaches the designed maximum value with no error bit caused by logic race-and-hazard. Additionally, the analysis of the multiplier＇s noise performance is also presented.     

Simple index modulation profile with fast-converging design optimization for multichannel fiber Bragg grating filters

In this paper, a novel hybrid algorithm featuring a simple index modulation profile with fast-converging optimization is proposed towards the design of dense wavelength-division-multiplexing systems (DWDM) multichannel fiber Bragg grating (FBG) filters. The approach is based on utilizing one of other FBG design approaches that may suffer from spectral distortion as the first step, then performing Lagrange multiplier optimization (LMO) for optimized correction of the spectral distortion. In our design examples, the superposition method is employed as the first design step for its merits of easy fabrication, and the discrete layer-peeling (DLP) algorithm is used to rapidly obtain the initial index modulation profiles for the superposition method. On account of the initially near-optimum index modulation profiles from the first step, the LMO optimization algorithm shows fast convergence to the target reflection spectra in the second step and the design outcome still retains the advantage of easy fabrication.