PET成像前端读出芯片研究进展

在过去的半个多世纪里,虽然正电子发射断层(PET)成像设备在外型上没有多大变化,但在技术和方法上发生了多次革命性的飞跃。微电子技术在PET成像领域的应用将进一步推动PET向更小体积、更高性能、更低成本等方向发展。从PET系统成像原理出发,详细综述了PET前端读出芯片技术的研究进展。将PET探测器信号的前端读出和信号处理分为光电转换、信号采集、脉冲高度分析、峰值探测和保持、信号数字化和数字信号处理等环节,给出了各个环节的微电子电路实现。然后,描述了PET前端读出大规模专用集成电路的研发进展,指出采用数字电路的方法来处理探测器前端读出和模拟信号处理已经成为PET前端电子的发展趋势,而且集成PET专用DSP的多通道智能前端读出电路已经成为一个重要的方向。     

TDC‐GP21在时差法超声波流量计中的应用

为了实现高精度的流量测量,设计了一种基于 TDC‐GP21的时差法超声波流量计.系统以 MSP430单片机为核心,选用高精度时间间隔测量芯片 TDC‐GP21,有效的解决了时差法超声波流量计中高精度时差测量的问题.文中详细介绍了时间间隔测量芯片 TDC‐GP21的功能模块及工作流程,设计了一种超声波回波信号处理电路,并对超声波流量计系统硬件电路与软件方案进行了阐述.实验表明,系统的最大测量误差在±1%以内,达到了准确度等级为1级的要求.     

基于延时锁定环的时间数字转换器设计

A time-to-digital converter(TDC) based on a reset-free and anti-harmonic delay-locked loop(DLL) circuit for wireless positioning systems is discussed and described. The DLL that generates 32-phase clocks and a cycle period detector is employed to avoid "false locking". Driven by multiphase clocks, an encoder detects pulses and outputs the phase of the clock when the pulse arrives. The proposed TDC was implemented in SMIC 0.18 m CMOS technology, and its core area occupies 0.7 0.55 mm2. The reference frequency ranges from 20 to 150 MHz. An LSB resolution of 521 ps can be achieved by using a reference clock of 60 MHz and the DNL is less than 0.75 LSB. It dissipates 31.5 mW at 1.8 V supply voltage.     

同步电动机交-交变频装置在1700mm热连轧主传动上的应用

本文针对1700mm热连轧主传动系统情况,介绍了SIEMENS交-交变频矢量控制的原理、实现及应用。讲述了矢量控制中电流模型的构成及交-交变频主回路的构成,并对SIMADYN-D系统各处理器的功能设计和TDC控制器的应用进行了介绍。     

飞行时间质谱仪数据采集系统设计

针对飞行时间质谱仪高分辨率、宽质量范围的特点,设计了一种高精度、大量程的数据采集系统。系统对前端信号进行放大、幅度甄别和电平转换,使用专用时间间隔测量芯片TDC-GPX测量脉冲时间间隔,应用现场可编程门阵列(FPGA)进行时序控制,通过通用串行总线(USB 2.0)接口与计算机连接,采用时分复用技术实现上位机对采集系统的控制及高速数据传输。测试结果表明,单通道测量精度小于100 ps,测量范围大于500μs,可进行8个通道测量。     

基于TDC技术的引信回波模拟器距离模拟电路设计

由于引信近距盲区精确测试的需要,设计了引信点目标视频回波模拟器距离模拟电路。该电路采用基于FPGA的时间数字转换(TDC)技术,在单片FPGA内将计数延时技术、TDC技术及精密数控延时技术相结合,对引信发射脉冲包络实现了大范围高分辨率精密数控延时,实现了优于±0.3 m的距离模拟精度。     

90nm CMOS全数字锁相环设计与实现

设计了一种基于90 nm CMOS工艺的全数字锁相环,重点介绍了几种子模块电路结构,包括鉴频鉴相器、时间数字转换器、数字控制振荡器和新型2阶数字滤波器,分别对其性能进行了分析.仿真测试结果表明,该锁相环具有输出频率高、锁定时间短、抖动小等特点.     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。     

基于TDC7201芯片的高精度激光脉冲飞行时间测量模块研究

设计了一种高精度、高线性度、轻小型激光脉冲飞行时间测量模块。结合TDC7201芯片在时间测量方面的优势,将其作为时间测量核心部分,并将STM32F103RET6微控制器作为主控芯片来控制整个模块的工作。实验结果表明,该模块在12 ns~100 μs时间间隔范围内的时间测量精度最高可达4.1 ps;测量结果的线性拟合相关系数为1,且能够测量激光脉冲主波与5个回波之间的时间间隔。该模块可满足基于硅光电倍增管(Silicon Photomultiplier, SiPM)的脉冲式激光测距系统的高精度、高线性度、多回波、轻量化等实际应用需求。     

Pulse shrinking time-to-digital converter for UWB application

A kind of architecture of Time-to-Digital Converter(TDC) for Ultra-WideBand(UWB) application is presented. The proposed TDC is based on pulse shrinking, and implemented in a Field Programmable Gate Array(FPGA) device. The pulse shrinking is realized in a loop containing two Programmable Delay Lines(PDLs) or a two-channel PDL. One line(channel) delays the rising edge and the other line(channel) delays the falling edge of a circulating pulse. Delay resolution of PDL is converted into a digital output code under known conditions of pulse width. This delay resolution measurement mechanism is different from the conventional time interval measurement mechanism based on pulse shrinking of conversion of unknown pulse width into a digital output code. This mechanism automatically avoids the influence of unwanted pulse shrinking by any circuit element apart from the lines. The achieved relative errors for four PDLs are within 0.80%–1.60%.