低SSN的机顶盒芯片DDR控制器的设计

低成本QFP封装的SSN效应是限制DDR接口传输速率的重要因素.根据图像数据翻转比特的分布统计,提出了基于数据重发的DDR控制器设计方法.本方法利用DDR芯片上的DM功能管脚将1次高数据比特翻转的写传输转化成2次低数据比特翻转的写传输.分析结果表明提出的方法能以较少的代价减少SSN.     

基于Sigrity仿真的串扰和SSN探讨分析

本文介绍了串扰和SSN的基本原理,并结合实例,利用Sigrity公司的软件对串扰和SSN的影响及其解决办法做了介绍。并重点介绍了通过减小布线层和参考层间的介质厚度来减小串扰,且通过添加去耦电容来使SSN对驱动电压和平面反弹的影响最小化。     

高速数字I/O缓冲器瞬态行为建模及其在同步开关噪声分析中的应用

本文阐述了从最新版本的IBIS(I/O Buffer Information Specification)建模数据中构造高速数字I/O缓冲器的瞬态行为模型的推导过程,获得了建模所需要的充分条件.与相应的晶体管级模型(SPICE模型)相比,该方法在获得了更高仿真精度的同时,提高了具有大量同步开关器件芯片互连的仿真速度.采用这些模型有效地分析了多芯片互连非线性电路中的同步开关噪声,证实了差分波形传输信号的优越性.     

SSN研究及其在VLSI设计流程中的应用

本文详述了同步开关噪声(SSN)影响VLSI电路可靠性的一个主要因素:芯片-封装界面的寄生电感.根据在芯片中插入电源/地线引脚,减小芯片-封装界面的寄生电感的思想,提出一种简便有效的基于SSN性能的输出驱动器优化布局方法并将之集成到VLSI设计流程中.用0.6微米CMOS工艺进行了验证.结果表明 :该优化设计可有效降低SSN对VLSI电路可靠性的影响.     

PEEC结合有理缩减技术分析高速集成电路中同步开关噪声

利用部分元件等效电路 ( PEEC)方法分析高速集成电路系统中同步开关噪声 ,该方法相比其它等效电路方法及全波分析方法 ,具有简单、效率高 ,并可以和无源电路阶数缩减方法结合 ,进行大规模缩减 ,从而进一步提高计算速度。通过对电路中两种典型结构体 (电源 /接地板 ,电源板 /信号线 /接地板 )上同步开关噪声的分析 ,表明这种方法是分析高速集成电路中同步开关噪声的高效方法。     

短波天波通信链路计算模型研究

为建立远程舰艇短波通信可靠通信链路,简化短波通信工程中天线和通信台站设计过程,研究设计了一个完整的短波通信链路计算模型。该模型包含天线辐射特性计算模型、短波通信电路计算模型、短波天线数据库和通信链路地理参数数据库四大部分。在此基础上,使用该模型进行了实例分析,确定了在一定条件下的工作频率、反射模式,预估场强强度,为短波天波通信工程设计提供依据。     

Bandwidth Enhancement for SSN Suppression Using a Spiral‐Shaped Power Island and a Modified EBG Structure for a λ/4 Open Stub

This paper proposes a spiral‐shaped power island structure that can effectively suppress simultaneous switching noise (SSN) when the power plane drives high‐speed integrated circuits in a small area. In addition, a new technique is presented which greatly improves the resonance peaks in a stopband by utilizing λ/4 open stubs on a conventional periodic electromagnetic bandgap (EBG) power plane. Both proposed structures are simulated numerically and experimentally verified using commercially available 3D electromagnetic field simulation software. The results demonstrate that they achieve better SSN suppression performance than conventional periodic EBG structures.     

基于ANSYS 的DDR4 SDRAM 信号完整性仿真方法研究

半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory, DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS 软 件和IBIS 5. 0 模型的DDR4 SDRAM 信号完整性仿真方法。利用IBIS 5. 0 模型中增加的复合电流(Composite Current) 、同步开关输出电流等数据,对DDR4 SDRAM 高速电路板的信号完整性进行更准确的仿真分析。仿真结果 表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦 电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise, SSN)都得到明显改善;在不加去耦电容的 情况下,将输入信号由PRBS 码换成DBI 信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。     

高速高密度PCB的SI问题

随着数字电子产品向高速高密度发展,SI问题逐渐成为决定产品性能的因素之一,高速高密度PCB设计必须有效应对SI问题。在PCB级,影响SI的3个主要方面是互联阻抗不连续引起的反射、邻近互联引起的串扰和逻辑器件开关引起的SSN。从高速高密度PCB设计的角度,在介绍SI问题的产生的基础上,着重分析了反射、串扰和SSN的机理、特性及对SI的影响。分析结论对高速高密度PCB设计实践具有参考作用。     

一种适用于同步开关噪声抑制的共面电磁带隙新结构

该文根据电磁带隙结构的带隙形成机理及共面电磁带隙结构等效电路分析模型,通过引入新型的C-型桥接连线及开槽设计,提出了一种适用于高速电路同步开关噪声(SSN)抑制的带有狭缝的共面C-型桥电磁带隙(CBS-EBG)结构。实测结果表明,在抑制深度为?40 dB时,阻带范围为296 MHz~15 GHz,与LBS-EBG结构相比,在保持高频段SSN抑制性能的同时,阻带下限截止频率由432 MHz下降至296 MHz,有效降低了带隙中心频率。研究了局部拓扑下的信号传输特性,结果表明,当采用局部拓扑并选择合适的走线策略时,该结构在保持良好的SSN抑制性能的同时,能够实现较好的信号完整性。